• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.191-194
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• 1999

Switching behaviour of the ferroelectric thin film and device characteristics of the MFSFET (Metal-Ferroelectric-Semiconductor FET) are simulated with taking into account the accumulation of oxygen vacancies near interface between the ferroelectric thin film and the bottom electrode caused by the progress of fatigue. We show net switching current decreases due fatigue in the switching model. It indicates that oxygen vacancy strongly suppresses polarization reversal. The difference of saturation drain current of the device before fatigue is shown by the dual threshold voltages in I$_{D}$-V$_{D}$ curve as 6㎃/$\textrm{cm}^2$ and decreases as much as 50% after fatigue. Our simulation model is expected to play an important role in estimation of the behavior of MFSFET device with various ferroelectric thin films.lms.

• 전기전자학회논문지
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• 제25권1호
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• pp.15-24
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• 2021

본 논문에서는 CDT(Conventional Double Trench) MOSFET보다 스위칭 시간과 손실이 적은 1700 V EPDT(Extended P+ shielding floating gate Double Trench) MOSFET 구조를 제안하였다. 제안한 EPDT MOSFET 구조는 CDT MOSFET에서 소스 Trench의 P+ shielding 영역을 늘리고 게이트를 N+와 플로팅 P- 폴리실리콘 게이트로 나누었다. Sentaurus TCAD 시뮬레이션을 통해 두 구조를 비교한 결과 온 저항은 거의 차이가 없었으나 Crss(게이트-드레인 간 커패시턴스)는 게이트에 0 V 인가 시에는 CDT MOSFET 대비 32.54 % 줄었고 7 V 인가 시에는 65.5 % 감소하였다. 결과적으로 스위칭 시간 및 손실은 각각 45 %, 32.6 % 줄어 스위칭 특성이 크게 개선되었다.

• 한국전자파학회논문지
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• 제19권4호
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• pp.484-491
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• 2008

본 논문에서는 LDMOS FET를 이용하여 스위칭 방식의 L-대역 고속 펄스 고전력 증폭기를 설계하고 제작하였다. 이를 위해 LDMOS FET의 드레인 전원을 스위칭하기 위한 고전압 스위칭 회로를 제안하였다. LDMOS FET를 이용한 펄스 고전력 증폭기는 단일 전원을 사용하고, 소자 특성상 이득과 출력이 높기 때문에 기존의 GaAs FET를 사용한 증폭기에 비해 구조가 간단하며, 사용 전압($V_{ds}=26{\sim}28\;V$)에 비해 최대 허용 전압(65 V)이 $2{\sim}3$배 높아 스위칭 방식에 적합하다. LDMOS FET를 이용하여 제작된 1.2 GHz 대역 100 W 펄스 증폭기는 펄스 폭이 2 us, PRF가 40 kHz의 출력 신호에서 상승 시간이 28.1 ns, 하강 시간이 26.6 ns로 측정되었다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.25-35
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• 2002

본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier：SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.

• 한국ITS학회 논문지
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• 제9권5호
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• pp.72-79
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• 2010

본 논문은 GaN HEMT (Gallium Nitride High Electron Mobility Transistor)를 이용하여 Class-E 스위칭 모드를 적용한 S-대역 레이더용 고효율 스위칭 도허티 전력증폭기를 설계 및 제작하였다. 제안된 도허티 전력증폭기는 캐리어 증폭기와 피킹 증폭기가 고효율 특성을 갖는 Class-E 스위칭 모드로 구성되었다. 측정을 위한 입력 RF 신호는 $100\;{\mu}s$의 펄스폭과 1 kHz의 PRF (Pulse Repetition Frequency)인 duty 10%인 펄스 신호를 사용하였다. 2.85 GHz의 주파수 대역에서 스위칭 도허티 전력증폭기 측정결과 포화전력에서 6 dB 떨어진 지점의 전력부가 효율 (power-added efficiency, PAE) 및 드레인 효율 (drain efficiency)은 각각 64%와 80.6%로 측정되었다.

• Journal of electromagnetic engineering and science
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• 제10권1호
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• pp.6-12
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• 2010

In this paper, highly efficient class-F power amplifiers(PAs) with harmonic-controlling transmission lines(TLs) were built for cellular and WLAN applications at 840 MHz and 2.4 GHz each. Also, based on these single-band PAs, a dualband class-F PA was designed after a careful investigation into the harmonics of the two frequencies. The harmonic-controlling TL was designed for the class-F operation at dualband by switching the length of the shunt $\lambda$/4 TL part, while the series $\lambda$/4 TL is optimized for both frequencies. To verify the performance, two class-F PAs optimized at each frequency and a dualband class-F PA at the corresponding frequencies were built with the secondand the third-harmonic control circuits at each frequencies. As a result, the PA#1 at 840 MHz has a peak drain efficiency of 81.2 % with an output power of 24.4 dBm, while the PA#2 at 2.35 GHz shows a drain efficiency of 94.5 % with an output of 22.8 dBm. Finally, the dualband class-F PA#3 showed 60.5 % and 50.9 % drain efficiencies at 840 MHz and 2.4 GHz, with powers of 23.8 dBm and 19.62 dBm, respectively.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.24-33
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• 2000

피로현상의 진행에 따라 발생하는 하부전극 주위의 산소공공 축적현상을 적용하여 강유전체 박막의 switching 특성과 MFSFET 소자특성을 시뮬레이션하였다. Switching 모델에서 relative switched charge는 피로현상 전에 0.74 nC 이였으나, 피로가 진행되어 50${\AA}$의 산소공공층이 생성된 후에는 불과 0.15nC 로서 산소공공층이 분극반전을 강력하게 억제함을 알았다. MFSFET 소자의 모델에서 C-V_G와 I_D-V_G 곡선은 2 V 의 memory window를 나타내었고, 캐패시턴스 특성에서 축적과 공핍 및 반전 영역은 확실하게 표현되었다. 그리고, $I_D-V_D$ 곡선에서 두 부분의 문턱전압에 의해 나타난 포화드레인 전류차이는 6mA/$cm^2$이었다. 그러나, 50${\AA}$의 산소공공층이 축적된 후, $I_D-V_D$ 곡선에서 포화 드레인 전류차이는 피로현상이 없는 경우에 비해 약 50% 감소하여 산소공공층이 소자 적용에 난제임을 확인하였다. 본 모델은 강유전체 박막의 다양한 특성과 임의의 강유전체 박막을 사용한 MFSFET 소자의 동작을 예측하는데 중요한 역할을 할 것으로 판단된다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.174-174
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• 2008

Non-volatile memories using ferroelectric-gate field-effect transistors (Fe-FETs) with a metal/ferroelectric/semiconductor gate stack (MFS-FETs) make non-destructive read operation possible. In addition, they also have features such as high switching speed, non-volatility, radiation tolerance, and high density. However, the interface reaction between ferroelectric materials and Si substrates, i.e. generation of mobile ions and short retention, make it difficult to obtain a good ferroelectric/Si interface in an MFS-FET's gate. To overcome these difficulties, Fe-FETs with a metal/ferroelectric/insulator/semiconductor gate stack (MFIS-FETs) have been proposed, where insulator as a buffer layer is inserted between ferroelectric materials and Si substrates. We prepared $SrBi_2Ta_2O_9$ (SBT) film as a ferroelectric layer and $LaZrO_x$ (LZO) film as a buffer layer on p-type (100) silicon wafer for making the MFIS-FET devices. For definition of source and drain region, phosphosilicate glass (PSG) thin film was used as a doping source of phosphorus (P). Ultimately, the n-channel ferroelectric-gate FET using the SBT/LZO/Si Structure is fabricated. To examine the ferroelectric effect of the fabricated Fe-FETs, drain current ($I_d$) versus gate voltage ($V_g$) characteristics in logarithmic scale was measured. Also, drain current ($I_d$) versus drain voltage ($V_d$) characteristics of the fabricated SBT/LZO/Si MFIS-FETs was measured according to the gate voltage variation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.815-818
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• 1998

The Insulated Gate Bipolar Transistor has the characteristics of MOSFET and BJT. The characteristics of proposed device exhibit high speed switching, the voltage controlled property, and the low ON resistance. This hybrid device has been used and developed continuously in the power electronic engineering field. We can simulate many IGBT circuits, such as the motor drive circuit, the switching circuits etc, with PSpice. However, some problems in PSpice is that the IGBT is old-fashioned and is very difficult to get it. In this paper, the IGBT in PSpice is considered as the basic structure. We changed the valuse of base width, gate-drain overlaping area, device area, and doping concentration, then calculated MOS transconductance, ambipolar recombination lifetime etc. Using this resultant parameter, we could predict the transient response characteristicsof IGBT, for examplex, voltage overshoot, the rising curve of voltage, and the falling curve of current.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.131-131
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• 2009

Silicon Carbide (SiC) is a material with a wide bandgap (3.26eV), a high critical electric field (~2.3MV/cm), a and a high bulk electron mobility ($\sim900cm^2/Vs$). These electronic properties allow high breakdown voltage, high-speed switching capability, and high temperature operation compared to Si devices. Although various SiC DMOSFET structures have been reported so far for optimizing performances, the effect of channel dimension on the switching performance of SiC DMOSFETs has not been extensively examined. This paper studies different channel dimensons ($L_{CH}$ : $0.5{\mu}m$, $1\;{\mu}m$, $1.5\;{\mu}m$) and their effect on the the device transient characteristics. The key design parameters for SiC DMOSFETs have been optimized and a physics-based two-dimensional (2-D) mixed device and circuit simulator by Silvaco Inc. has been used to understand the relationship. with the switching characteristics. To investigate transient characteristic of the device, mixed-mode simulation has been performed, where the solution of the basic transport equations for the 2-D device structures is directly embedded into the solution procedure for the circuit equations. We observe an increase in the turn-on and turn-off time with increasing the channel length. The switching time in 4H-SiC DMOSFETs have been found to be seriously affected by the various intrinsic parasitic components, such as gate-source capacitance and channel resistance. The intrinsic parasitic components relate to the delay time required for the carrier transit from source to drain. Therefore, improvement of switching speed in 4H-SiC DMOSFETs is essential to reduce the gate-source capacitance and channel resistance.