• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
• /
• pp.975-978
• /
• 2003

본 논문에서는 비디오 신호 인터페이스를 위해 10비트 50MHz ADC 를 설계하였으며 DCL(digital-error correction logic)을 갖는 3-3-3-4 구조의 파이프라인 방식을 사용하였다. SHA(sample and hold amplifier)와 MDAC (multiplying digital-to-analog converter)에 쓰이는 증폭기는 높은 이득을 갖도록 gain-boosting 기법을 적용하였으며, 전력소모와 면적을 줄이기 위해 capacitor scaling 기법을 적용하였다. 본 ADC 는 0.35 μm double-poly four-metal n-well CMOS 공정으로 설계 및 제작하였으며, 전체 회로는 3.3V 단일 전원 전압에서 동작하도록 설계하였다. 측정 결과 5MHz 의 입력을 인가하였을 때 SNDR 은 56.7dB, 전체 전력 소모는 112mW 이며, 입출력 단의 패드를 포함한 전체 칩 면적은 2.6mm×2.6mm이다.

• 한국산학기술학회논문지
• /
• 제12권5호
• /
• pp.2291-2293
• /
• 2011

본 논문에서는 유연성 있는 신호처리 방법으로 디지털 로직을 컴퓨터 논리연산 명령으로 구성하여 외부에서의 입력신호에 대응하는 논리연산의 결과를 입출력 채널을 통해 외부로 출력해 줄 수 있는 드라이브에 관한 연구이다. 이는 Decoder IC Multiplexer & Demulti Plexer, 기본 로직 IC 등의 가상구현 및 BIT출력이 가능한 디지털 신호원으로서의 기능이 가능하며 일반 산업체에서 유용하게 사용될 수 있으리라 사료된다.

• 전자공학회논문지
• /
• 제50권6호
• /
• pp.131-137
• /
• 2013

광각 카메라는 단 초점 렌즈를 장착하여 넓은 시야의 이미지를 처리하는데, 렌즈의 광학 문제로 인해 이미지에 베럴 왜곡(barrel distortion)이 발생한다. 본 논문에서는 베럴 왜곡을 실시간 디지털 신호처리를 통해 보정하기 위한 낮은 복잡도의 프로세서 구조를 제시하고 이를 실제 구현하여 유효성을 검증하였다. 제안하는 왜곡 보정 프로세서는 하드웨어 복잡도를 낮추기 위해서, 좌표 위치 보정에 필요한 계산을 점증적(incremental)으로 수행한다. 또한, 높은 보정 속도를 달성하기 위해 파이프 라인 구조로 설계하였다. 설계된 보정 프로세서는 $0.11{\mu}m$ complementary metal-oxide semiconductor(CMOS) 공정을 사용하여 14.3K의 논리 게이트로 구현되었다. $2048{\times}2048$ 픽셀 영상에 대하여, 최대 314MHz의 동작 주파수로 초당 74.86번의 속도로 보정이 가능하다.

• 전자공학회논문지
• /
• 제52권9호
• /
• pp.36-44
• /
• 2015

본 논문에서는 광각 카메라에서 발생하는 비네팅 왜곡과 배럴 왜곡을 효율적으로 보정하기 위한 낮은 복잡도의 프로세서를 제안하고, 이를 구현한 결과를 보인다. 제안하는 프로세서에서는 비네팅 왜곡과 배럴 왜곡 보정 시 복잡한 연산을 수반하는 고차 다항식과 같은 피팅 함수를 구간 선형 근사하여 보정 품질을 유지하면서도 연산 복잡도를 크게 낮추었다. 이를 기반으로, 배럴 왜곡과 비네팅 왜곡을 중첩적으로 보정하도록 설계하여 전체적인 하드웨어 복잡도를 낮추었다. 제안하는 프로세서는 $0.11{\mu}m$ CMOS 공정을 사용하여 18.6K의 논리 게이트로 구현되었으며, $2048{\times}2048$ 크기의 영상에 대하여 최대 200Mpixels/s의 속도로 보정이 가능하다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2007년도 추계종합학술대회
• /
• pp.768-771
• /
• 2007

낸드 플래시 메모리는 최근 많은 디지털 기기에서 사용되고 있으며 그 용량과 성능면에서의 발전이 급격이 이루어지고 있다. 낸드 플래시 메모리는 읽고 쓰기 회수에 제한이 있어 이 수명이 다하면 데이터의 신뢰성을 보장하기 어렵다. 이 때문에 낸드 플래시 데이터의 오류를 검출하는 ECC(Error Correction Code) 알고리즘의 적용이 필수적이다. 기존에는 ECC 알고리즘을 논리 게이트로 구현하였으나 본 논문에서는 룩업 테이블 방식을 사용하여 신뢰성과 데이터 처리 시간을 향상시키고자 한다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1999년도 하계학술대회 논문집 G
• /
• pp.3199-3201
• /
• 1999

Convolutional coding with Viterbi decoding is known as a powerful method for forward error correction among many kinds of channel coding methods. This paper presents a soft decision Viterbi decoder which has systolic array trace-back architecture[1]. Soft decision is known as more effective method than hard decision and most of digital communication systems use soft decision. The advantage of using a systolic array decoder is that the trace-back operation can be accomplished continuously in an array of registers in a pipe-line fashion, instead of waiting for the entire trace-back procedure to be completed at each iteration. Therefore it may be suitable for faster communication system. We described operations of each module of the decoder and showed results of the logic synthesis and functional simulation.

• 한국음향학회지
• /
• 제18권2호
• /
• pp.53-60
• /
• 1999

본 논문에서는 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀을 이용한 새로운 구조의 CMOS IADC(Current-mode Analog-to-Digital Convener)를 제안한다. 전체적인 IADC의 선형성 향상을 위하여 CFT(Clock Feedthrough)가 제거된 9-비트 해상도 CSH를 설계하여 각 비트 셀 전단에 배치하였다. 제안한 IADC를 구성하는 비트 셀은 2개의 래치 CCMP를 사용하기 때문에 디지털 교정 로직이 간소화되고 소비전력이 감소된다. 또한 IADC를 구성하는 모든 블록들의 회로는 MOS 트랜지스터로만 설계되었기 때문에 혼성모드 집적화에 유리하다. 제안한 IADC를 현대 0.8 ㎛ CMOS 파라미터로 HSPICE 시뮬레이션 결과, 20Ms/s에서 100 ㎑의 입력 신호에 대한 SNR은 43 dB로 7-비트의 해상도를 만족하였고 27 ㎽의 소비전력 특성을 나타냈다.

• Journal of Welding and Joining
• /
• 제16권3호
• /
• pp.129-140
• /
• 1998

An interface system was developed to offer the welding capability to a robot controller which had not any embedded function for arc welding before, and also an arc sensor algorithm was proposed for weld seam tracking of the welding robot. For the interface system between the robot controller and welding equipments, data communication software and interface connections were composed. The interface system was mae to correspond welding condition, correction data, operation sequence and current status with the robot controller by mutual had shaking and digital signal transfer. Graphic user interface program developed under the environment of windows made it easy to monitor data communication and operation status, and to control welding and sensing sequence. Arc sensing algorithm proposed in this study to compensate torch position error was based on a fuzzy logic with the variables of current difference and current differenced change at torch weaving extremities. The developed interface system could be successfully implemented in between welding equipments and the robot controller, and showed normal status and exact function in data and signal communication between the systems. The whole robot welding system was then examined to verify its welding and seam tracking capabilities in horizontal fillet, vertical fillet, and 3-dimensional fillet weldment. The experiments revealed sound weld bead shapes and also good seam tracing results.

• 대한전자공학회논문지SD
• /
• 제48권5호
• /
• pp.25-33
• /
• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.

• 대한전자공학회논문지TC
• /
• 제40권11호
• /
• pp.51-62
• /
• 2003

본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.