• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.423-423
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• 2004

• 한국전자파학회논문지
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• 제24권1호
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• pp.55-63
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• 2013

디지털 역지향성 안테나 시스템은 사전 정보 없이 입사된 신호의 위상을 추적하고 위상을 반대로 돌려 수신된 방향으로 재전송을 할 수 있는 시스템으로써 아날로그 역지향성 안테나와 비교하여 수정과 업그레이드가 쉽다는 장점이 있다. 이러한 특성으로 디지털 역지향성 안테나는 고속 이동체 환경에서의 빠른 빔 추적이 가능할 것이다. 특히 빠르고 정확하게 빔을 추적하기 위해서는 설계된 디지털 역지향성 안테나 시스템의 디지털 PLL의 성능이 매우 중요하므로, 본 논문에서는 디지털 역지향 안테나 시스템에서 디지털 필터 설계에 따른 위상 추적의 동작시간과 BER 성능을 확인하였다. 1 MHz의 QAM 신호를 발생시켰으며, $30^{\circ}$의 위상 지연이 생겼을 경우의 시뮬레이션 결과, 필터의 동작이 안정할 경우 위상 공액 기법을 사용한 역지향성 안테나 시스템의 성능이 사용하지 않았을 경우의 역지향성 안테나 시스템보다 약 1 dB의 성능 차이가 나며, 필터의 동작이 불안정할 경우, 발진이 일어나 위상을 추적하지 못해 성능이 매우 나빠짐을 확인할 수 있다.

• 전기전자학회논문지
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• 제16권4호
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• pp.322-327
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• 2012

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.874-877
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• 1987

In this paper a DPLL circuit realizable by digital IC's is propose and the principles of general DPLL are described. An all Digital phase locked loop is designed, analyzed, and tested. In particular, the approach of invoking Gaussian assumption on the decision variable and based on S.O.Rices theory is used. As a performance of the above PLL detector operating on low data rate FSK is given and demonsrtated to be FSK reception.

• 한국인터넷방송통신학회논문지
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• 제12권5호
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• pp.1-9
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• 2012

본 논문은 레이더 시스템에 적용되는 고성능 PLL 주파수 합성기를 설계하고, 그 성능을 분석하였다. 소형화제작을 위해 PLL 간접합성방식을 적용하였으며, 광대역특성에서 우수한 위상잡음과 고속의 주파수합성시간을 갖기 위해 offset 방식의 PLL에 DDS를 기준신호로 설계 하였다. 또한, offset PLL에서 고속의 주파수 변환을 위해 DAC를 이용하여 coarse tune을 적용하였다. 이러한 구조에서의 성능 예측을 위해 각각의 잡음원에 대해 모델링을 적용하여 출력위상잡음을 예측하였으며, 제작결과와 비교 분석하였다. 그 결과 simulation과 측정결과가 일치함을 확인하였으며, 100KHz 옵셋 주파수에서 -126dBc/Hz의 우수한 위상잡음 특성과 10usec 이내의 고속의 주파수변환시간을 갖는 항공기용 레이더 주파수합성기를 설계하였다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.35-40
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• 2005

본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이 논문에서 제안한 DCPLL은 DPLL의 핵심요소인 DCO와 TDC를 사용하지 않았기 때문에 jitter, 면적, 전력소모 측면에서 유리하다. DCPLL은 $0.18\mu$m 4-metal CMOS공정을 이용하여 제작하였고 면적은 1mm $\times$0.35mm를 차지한다. 1.8V 단일 전원전압으로 정상동작에서는 59mW, power-down 모드에서는 $984\mu$W 전력을 소모하고 16.8ps rms jitter를 갖는다.

• 전자공학회논문지B
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• 제33B권6호
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• pp.45-53
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• 1996

In this paper, the convergence behavior of timing phase when an adaptive partial response equalizer and decision-directed type of a PLL work together in a digital recording channel is described. The phenomena of getting biased in timing phase when the convergence parameter of an adaptive partial response equalizer and timing recovery constant of a PLL are not selected properly is introduced. The phenomena, occurring due to perturbation of timing phase, are analyzed, by computer simulation and the region of ocnvergence for timing phase is discussed. Also, a method to overcome the phenomena using a variable step-size parameter is described.

• 한국정보통신학회논문지
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• 제12권5호
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• pp.893-899
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• 2008

본 논문에서는 C++기반 동작 레벨 회로 시뮬레이션 프로그램인 CPPSIM을 이용하여 전압 조절기와 PLL을 구현하고 시뮬레이션 하였다. 아날로그 회로를 C++코드로 모델링 후 시뮬레이션을 통해 시뮬레이션 툴의 유효성을 살펴보았으며, 아날로그 회로의 단계별 설계와 가능성을 타진하였다. 시뮬레이션 결과 회로의 동작 레벨에서의 설계가능성을 검증할 수 있었다. 또한 PLL을 디지털 신호기반으로 구현하여 아날로그 회로의 디지털화를 시도하였다.

• 한국전자파학회논문지
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• 제14권8호
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• pp.809-815
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• 2003

OFDM/FH 시스템 등 고속 호핑을 요구하는 통신 시스템에서는 빠른 스위칭 속도와 낮은 위상잡음을 갖는 주파수 합성기가 필요하다. 본 논문에서는 기존의 PLL 주파수 합성기와 DH-PLL 주파수 합성기의 위상잡음과 스위칭 속도를 비교하고, OFDM/FH 시스템에 미치는 영향을 분석하였다. DH-PLL 주파수 합성기는 기존의 PLL 주파수 합성기에 비해 회로의 복잡도와 많은 전력 소모를 갖지만, 빠른 스위칭 속도를 갖고 있다. 일정한 루프필터 대역 하에서 위상잡음과 스위칭 속도가 반비례 관계를 갖고 있는 기존의 PLL 주파수 합성기와는 달리 DH-PLL 주파수 합성기는 매우 빠른 스위칭 속도와 낮은 위상잡음을 동시에 얻을 수 있다. 결과적으로 동일한 호핑 속도 요구를 만족해야 하는 경우 DH-PLL 주파수 합성기는 기존의 PLL 주파수 합성기보다 더 빠른 스위칭 속도와 더 적은 SNS손실을 얻을 수 있어 OFDM/FH 시스템 성능을 향상시킬 수 있다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2008년도 하계학술대회 논문집
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• pp.91-93
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• 2008

In this paper, novel phase angle following algorithm for the single phase grid-connected inverter is proposed. Gird-connected inverter needs phase angle detection for synchronization grid voltage with the inverter output. In case of single phase grid-connected inverter, zero crossing detection and virtual 2-phase PLL using digital all pass filter or digital low pass filter are used conventionally. But these methods have a weakness for harmonics, noises and ripples. The proposed method of PLL achieve DFT(Discrete Fourier Transform) using Goertzel algorithm. It can extract fundamental voltage of grid. As a results, it can obtain phase angle using digital all pass filter without effect of harmonics, noises and ripples. Simulation results are presented to demonstrate the effectiveness of the proposed algorithm.