• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.465-468
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• 2004

In this paper, we describe the design and implementation of the new current-current negative feedback (CCNF) voltage-controlled oscillator (VCO), which suppresses 1/f induced low-frequency noise. By means of the CCNF, the high-frequency noise as well as the low-frequency noise is prevented from being converted into phase noise. The proposed CCNF VCO shows 11-dB reduction in phase noise at 10 kHz offset, compared with the conventional differential VCO. The phase noise of the proposed VCO is -87 dBc/Hz at 10 kHz offset frequency from 5.5-GHz carrier. The proposed VCO consumes 14.0 mA at 2.0 V supply voltage, and shows single-ended output power of -12.0 dBm.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.470-475
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• 2015

This paper presents a wideband Current-Reused Voltage Controlled Oscillator (VCO) with 2-Step Automatic Amplitude Calibration (AAC). Tuning range of the proposed VCO is from 1.95 GHz to 3.15 GHz. The mismatch of differential voltage is within 0.6 %. At 2.423 GHz, the phase noise is -116.3 dBc/Hz at the 1 MHz offset frequency with the current consumption of 2.6 mA. The VCO is implemented $0.13{\mu}m$ CMOS technology. The layout size is $720{\times}580{\mu}m^2$.

• 전자공학회논문지SC
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• 제46권2호
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• pp.72-77
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• 2009

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.408-414
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• 2014

본 논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된 출력 클록의 peak-to-peak 지터는 0.82 ps이다. 51-위상 출력 클록의 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 -0.013/+0.012 LSB와 -0.033/+0.041 LSB이다. 동작 주파수 범위는 15 ~ 210 MHz이다. 구현된 위상 고정 루프의 면적과 전력 소모는 각각 $580{\times}160{\mu}m^2$과 3.48 mW이다.

• 한국전자파학회논문지
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• 제18권8호
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• pp.964-969
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• 2007

본 논문에서는 모바일 RFID 시스템 환경을 제시하였고, 그 환경에 적합한 저 잡음 차동 콜피츠 전압 제어 발진기를 구현하였다. 밀집 리더 환경에 맞춘 전압 제어 발진기는 $0.35{\mu}m$ 공정을 사용하였고, 주파수 범위는 RFID 주파수 범위인 $860{\sim}960 MHz$를 포함시킬 수 있도록 $1.55{sim}2.053 GHz$로 설계하였다. 2분주기 출력에서 측정한 위상 잡음은 오프셋 주파수가 40 kHz일 때 -106 dBc/Hz로 측정되었고, 1MHz일 때에는 -135 dBc/Hz로 측정되었다. 5 비트의 디지털 튜닝을 이용하여 낮은 발진기 이득(<45 MHz/V)을 갖게 하여 주파수 합성기에서의 위상 잡음 특성을 좋게 하였다. 설계한 차동 콜피츠 발진기의 FOM은 1.93 dB로 타 2 GHz 대역의 발진기들 보다 높게 측정되었다.

• 전자공학회논문지
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• 제51권11호
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• pp.94-100
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• 2014

본 논문에서는 전류-재사용 구조를 사용하여 1.95 GHz~3.15 GHz 의 광범위한 튜닝 범위를 갖는 저전력 전압 제어 발진기(VCO)를 설계하였다. 클래스-C 타입을 적용하여 위상 잡음 특성을 향상 시켰으며, 2 단계 자동 진폭 캘리브레이션 기법을 통해 전류-재사용 전압제어발진기 구조의 가장 큰 단점인 차동 출력 전압간의 불균형을 최소화 하였다. 차동 출력 전압간의 차이는 1.5mV ~ 4.5mV 가량으로 나타나며, 이는 출력 전압의 0.6% 이내 오차이다. 제안하는 전류-재사용 전압제어발진기는 CMOS $0.13{\mu}m$ 공정을 사용하여 설계 하였다. 공급 전압은 1.2 V를 사용하였고, 소모 전류는 2.3 GHz에서 2.6 mA이다. 출력주파수가 2.3 GHz에서 위상 잡음은 -116.267 dBc/Hz(@1MHz Offset)이며, 레이아웃 면적은 $720{\times}580{\mu}m^2$ 이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권3호
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• pp.154-161
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• 2006

This paper describes the new types of ngative differential resistance (NDR) IC applications which use a monolithic quantum-effect device technology based on the RTD/HBT heterostructure design. As a digital IC, a low-power/high-speed MOBILE (MOnostable-BIstable transition Logic Element)-based D-flip flop IC operating in a non-return-to-zero (NRZ) mode is proposed and developed. The fabricated NRZ MOBILE D-flip flop shows high speed operation up to 34 Gb/s which is the highest speed to our knowledge as a MOBILE NRZ D-flip flop, implemented by the RTD/HBT technology. As an analog IC, a 14.75 GHz RTD/HBT differential-mode voltage-controlled oscillator (VCO) with extremely low power consumption and good phase noise characteristics is designed and fabricated. The VCO shows the low dc power consumption of 0.62 mW and good F.O.M of -185 dBc/Hz. Moreover, a high-speed CML-type multi-functional logic, which operates different logic function such as inverter, NAND, NOR, AND and OR in a circuit, is proposed and designed. The operation of the proposed CML-type multi-functional logic gate is simulated up to 30 Gb/s. These results indicate the potential of the RTD based ICs for high speed digital/analog applications.

• 한국전자파학회논문지
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• 제15권12호
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• pp.1184-1189
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• 2004

본 논문에서는 직교신호를 발생할 수 있는 새로운 구조의 전압제어 발진기를 설계 제작하였다. 정확한 직교 신호 특성과 낮은 위상잡음 특성을 동시에 얻기 위하여 결합 증폭기의 source단자에 저항 궤환을 이용하여 차동 발진기를 결합시켰다. 발진기는 0.18 um 표준 CMOS 공정을 이용하여 제작하였다. 제작한 발질기의 위상잡음 특성은 -120 dBc/Hz @ 1 MHz 0$\~$1.8 V 전압을 가변하였을 때, 2.34 GHz$\~$2.55 GHz의 210 MHz 주파수 가변을 얻었다. 또한 낮은 IF 주파수 혼합기와 결합하여 측정한 결과 직교신호의 위상 오차는 0.5도, 진폭 오차는 0.2 dB 이하를 보였다. 바이어스 전류는 1.8 V 공급전압에 대해 전압제어발진기의 Core 부분 5 mA를 포함하여 전체적으로는 19 mA를 요구한다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.13-22
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• 2010

본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{\pm}1%$이하로 보정된다.