• 전기전자학회논문지
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• 제23권2호
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• pp.681-686
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• 2019

본 논문은 동일 크기의 인버터 체인을 가진 지연 버퍼를 사용한 펄스 수축방식에 기반된 CMOS 온도 센서를 제안한다. 온도 센서는 2 개의 서로 다른 온도 지연 라인을 가진 온도에 비례하여 펄스를 생성하는 온도-펄스 변환기( TPC)와 공정 변화에 민감하지 않도록 동일 크기를 가진 인버터 체인을 사용하여 펄스를 수축하여 디지털 값으로 변환하는 시간-디지털 변환기(TDC)로 구성된다. 칩은 공급 전압이 3.3 V인 $0.35{\mu}m$ CMOS 공정을 이용하여 $0.49{\mu}m{\times}0.23{\mu}m$의 면적으로 구현되었다. 측정 결과 $0^{\circ}C{\sim}100^{\circ}C$의 온도 센서 범위에 분해능은 9-비트 데이터에서 $0.24^{\circ}C/bit$를 가진다.

• Journal of Positioning, Navigation, and Timing
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• 제12권4호
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• pp.359-367
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• 2023

In order to ensure the high-integrity of reference stations of satellite navigation system, cycle slip should be precisely monitored and compensated. In this paper, we proposed a cycle slip algorithm for the integrity monitoring of the reference stations. Unlike the legacy method using the Melbourne-Wübbena (MW) combination and ionosphere combination, the proposed algorithm is based on ionosphere combination only, which uses high precision carrier phase observations without pseudorange observations. Two independent and complementary ionosphere combinations, Ionospheric Negative (IN) and Ionospheric Positive (IP), were adopted to avoid insensitive cycle slip pairs. In addition, a second-order time difference was applied to the IN and IP combinations to minimize the influence of ionospheric and tropospheric delay even under severe atmosphere conditions. Then, the cycle slip was detected by the thresholds determined based on error propagation rules, and the cycle slip was identified through weighted least square method. The performance of the proposed cycle slip algorithm was validated with the 1 Hz dual-frequency carrier phase data collected under the difference levels of ionospheric activities. For this experiment, 15 insensitive cycle slip pairs were intentionally inserted into the raw carrier phase observations, which is difficult to be detected with the traditional cycle slip approach. The results indicate that the proposed approach can successfully detect and compensate all of the inserted cycle slip pairs regardless of ionospheric activity. As a consequence, the proposed cycle slip algorithm is confirmed to be suitable for the reference station where real time high-integrity monitoring is crucial.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 전자공학회논문지SC
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• 제45권2호
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• pp.37-44
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• 2008

본 논문에서는 고속 링 발진기를 이용한 WLAN용 5.8 GHz PLL을 제안하였다. 제안한 PLL에 사용된 링 발진기는 부 스큐 지연방식을 이용하여 차동 구조로 설계되었다. 따라서 Power-Supply-Injected Noise에 둔감하며, 1/f Noise를 감소시키기 위하여 Tail Current Source를 사용하지 않았다. 제안한 링 발진기는 $0{\sim}1.8V$의 컨트롤 전압에 걸쳐 $5.13{\sim}7.04GHz$의 발진주파수를 보였다. 본 논문에서 제안한 PLL 회로는 0.18 um 1.8 V TSMC CMOS 라이브러리를 기본으로 하여 설계하였고 시뮬레이션을 통하여 성능을 검증하였다. 동작 주파수는 5.8 GHz이며, Locking Time은 2.5 us, 5.8 GHz에서의 소비 전력은 59.9mW로 측정되었다.

• 한국산업정보학회논문지
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• 제21권1호
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• pp.17-25
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• 2016

본 논문은 동기회로에서 누설 전류를 줄이기 위해서 사용되는 파워 스위치 구조를 결합한 새로운 구조의 저전력 비동기 회로 설계 방법을 제안하고자 한다. Static 방식, Semi-static 방식과 같은 기존의 지연 무관방식의 비동기 방식과 비교해서 다소 속도의 손해는 있지만, 파워 스위치에 의해서 데이터가 없는 상태에서는 누설 전력을 줄일 수 있고, 전체 사이즈가 작아짐으로써 데이터가 입력되는 순간의 스위칭 전력도 줄일 수 있는 장점이 있다. 따라서, 제안된 방법은 속도보다 저전력을 기본으로 하는 사물인터넷 시스템에서 요구되는 전전력 설계 방법이 될 것이다. 본 논문에서는 새로운 방식의 비동기 회로를 사용하여 $4{\times}4$곱셈기를 0.11um 공정으로 설계하고, 기존의 비동기 방식의 곱셈기와 스피드, 누설 전류, 스위칭 파워, 회로 크기 등을 비교하였다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1074-1080
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• 2020

본 논문은 공정, 전압 및 온도에 둔감하며, 출력전압 상태에 따라 3가지 동작모드가 가능한 디지털 제어 벅 변환기를 제안한다. 기존 디지털 제어 방식의 벅 변환기는 A/D 변환기, 카운터 및 딜레이 라인 회로를 사용하여서 정확한 출력 전압을 제어하였다. 정확한 출력 전압 제어를 위해서는 카운터 및 딜레이 라인 비트 수를 증가시켜서 회로 복잡성 증가 문제점을 지니고 있다. 이러한 회로의 복잡성 문제를 해결하기 위해서 제안된 회로에서는 8비트 및 16 비트 양 방향 쉬프트 레지스터를 사용하고 최대 128비트 해상도까지 듀티비 제어가 가능한 벅 변환기를 제안한다. 제안하는 벅 변환기는 CMOS 180 나노 공정 1-poly 6-metal을 사용하여 설계 및 제작하였으며, 2.7V~3.6V의 입력 전압과 0.9~1.8V의 출력 전압을 생성하고, 리플전압은 30mV, 전력 효율은 최대 92.3%, 과도기 응답속도는 4us이다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.57-64
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• 2004

본 논문에서는 비동기식 회로 설계시 2선식(Dual-Rail) 코드를 사용할 때, 회로 구조에서 갖는 신호 천이를 줄여 소비전력을 감소시키는 RZ/NRZ 혼합 데이터 전송 방식을 제안한다. RZ 방식 2선식 코드는 비동기 회로 구현에 많이 사용되고 있으며, 고정 지연을 사용하는 단선구조와는 달리 데이터를 통하여 신호의 유효성을 판별할 수 있다 그러나, 단선 구조에 비해 많은 회로 면적과 모든 신호가 Return-to-Zero의 스위칭에 의해 전력 소비를 가져오므로, 신호 천이의 수를 감소시킬 필요가 있다. 본 논문에서는 RZ/NRZ 방식을 제안하여 스위칭을 약 50% 감소시키며 소비전력을 비교한 결과, 기존의 2선식에 비해 약 23% 정도 감소하는 결과를 얻었다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2006년도 추계 종합학술대회 논문집
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• pp.716-720
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• 2006

본 논문에서는 원격의료지원을 위한 Ubiquitous Sensor Network에서 생체신호를 효율적으로 전송하기 위하여 생체신호의 데이터 종류에 따라 전송 전력의 크기와 경로설정 빈도수를 변화시키는 새로운 라우팅 방안을 제안한다. 제안한 라우팅 알고리즘에서는 위급한 생체신호 트래픽에 대해서는 경로 설정 지연을 줄일 수 있도록 전송전력의 크기를 크게 설정하여 경유하는 흡수를 줄이고 경로 설정에 우선순위를 주며, 위급하지 않은 생체신호 트래픽에 대해서는 전송전력의 크기를 작게 설정하고, 경로설정 빈도수를 적응적으로 감소시킨다 따라서 위급한 생체신호 트래픽에 대해서는 평균 흡수 및 호 블로킹 확률을 줄일 수 있어서 기존의 획일적인 전송전력의 크기를 사용하는 방안에 비해 복잡한 USN에서 위급한 생체신호의 QoS를 만족할 수 있을 것이다.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1994년도 추계학술대회
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• pp.113-116
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• 1994

Estimation of the evoked potential using the iterated bispectrum and cross-correlation (IBC) has been tried for both simulation and real clinical data. Conventional time average (TA) method suffers from synchronization error when the latency time of the evoked potential is random, which results in poor SNR distortion in the estimation of EP waveform. Instead of EP signal average in time domain, bispectrum is used which is insensitive to time delay. The EP signal is recovered by the inverse transform of the Fourier amplitude and phase obtained from the bispectrum. The distribution of the latency time is calculated using cross-correlation between EP signal estimated by the bispectrum and the acquired signal. For the simulation. EEG noise was added to the known EP signal and the EP signal was estimated by both the conventional technique and bispectrum technique. The proposed bispectrum technique estimates EP signal more accurately than the conventional technique with respect to the maximum amplitude of a signal, full width at half maximum(FWHM). signal-to-noise-ratio, and the position of maximum peak. When applied to the real visual evoked potential(VEP) signal. bispectrum technique was able to estimate EP signal more distinctively. The distribution of the latency time may play an important role in medical diagonosis.

• 센서학회지
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• 제29권1호
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• pp.68-73
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• 2020

This paper proposes an asynchronous circuit design methodology using a new Single Gate Sleep Convention Logic (SG-SCL) with advantages such as low area overhead, low power consumption compared with the conventional null convention logic (NCL) methodologies. The delay-insensitive NCL asynchronous circuits consist of dual-rail structures using {DATA0, DATA1, NULL} encoding which carry a significant area overhead by comparison with single-rail structures. The area overhead can lead to high power consumption. In this paper, the proposed single gate SCL deploys a power gating structure for a new {DATA, SLEEP} encoding to achieve low area overhead and low power consumption maintaining high performance during DATA cycle. In this paper, the proposed methodology has been evaluated by a liquid state machine (LSM) for pattern and digit recognition using FPGA and a 0.18 ㎛ CMOS technology with a supply voltage of 1.8 V. the LSM is a neural network (NN) algorithm similar to a spiking neural network (SNN). The experimental results show that the proposed SG-SCL LSM reduced power consumption by 10% compared to the conventional LSM.