• 한국통신학회논문지
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• 제36권9C호
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• pp.581-588
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• 2011

본 논문에서는 cosine 위상 binary offset carrier (BOC) 신호를 위한 코드 추적 기법을 제안한다. BOC 자기상관함수는 다수의 부상관함수들로 이루어져 있으며, 본 논문에서는 이러한 부상관함수들을 재결합함으로써 주변첨두가 없는 새로운 상관함수를 획득한다. 마지막으로 delay lock loop 에서 사용되는 자기상관함수를 제안한 상관함수로 대체함으로써 주변첨두로 인한 false lock 문제를 해결한다. 또한 모의실험 결과를 통해 제안한 기법이 기존의 기법에 비해 더 좋은 tracking error standard deviation (TESD) 성능을 가지는 것을 보인다.

• 한국전자파학회지:전자파기술
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• 제5권4호
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• pp.18-29
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• 1994

본 논문에서는 주파수 도약 시스댐의 성능을 좌우하는 동기화 시스템에서 초기동기시스템으로는 stepped s serial search 방식과 정합필터방식에 대한 성능을 고찰하였으며 동기추적 시스템으로 delay lock loop 방식을 이동무선채널에 적용하여 그 성능을 해석하였다. 그 결과 Rayleigh 페이딩 뿐만 아니라 Rician 페이딩이 존재 하는 이동무선채널에서 stepped serial search 방식이 회로구성이 비교적 간단하고 특별한 하드웨어의 교체없이 단순히 도약 주파수를 증가시킴으로써 시스템의 성능을 개선할 수 있음을 보였다. 또한 동기추적 시스템 역시 lock 상태수와 도약주파수 M이 증가할수록 평균 유지시간이 길어짐을 알 수 있다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1158-1162
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• 2018

안티-하모닉락 기능을 가지는 고속-락킹 MDLL 기반의 디지털 클락 주파수 증배기를 소개한다. 제안하는 디지털 주파수 증배기는 하모닉락 문제 없이 빠른 락킹 시간을 구현하기 위하여 새로운 MSB-구간 검색 알고리즘을 사용한다. 제안하는 디지털 MDLL 주파수 증배기는 65nm CMOS 공정으로 설계되었으며, 1 GHz ~ 3 GHz의 출력 동작주파수 영역을 가진다. 제안하는 디지털 MDLL은 프로그래머블한 N/M (N=1, 4, 5, 8, 10, M=1, 2, 3)의 분수배 주파수 증배 기능을 제공한다. 제안하는 MDLL은 1GHz에서 3.52 mW의 전력을 소모하고, 14.07 ps의 피크-투-피크 (p-p) 지터를 갖는다.

• 한국전기전자재료학회논문지
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• 제17권2호
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• pp.144-149
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• 2004

Register Controlled DLL with fast locking and low-power consumption, is described in this paper. Delay monitor scheme is proposed to achieve the fast locking and inverter is inserted in front of delay line to reduce the power consumption, also. Proposed DLL was fabricated in a 0.6${\mu}{\textrm}{m}$ 1-poly 3-metal CMOS technology. The proposed delay monitor scheme enables the DLL to lock to the external clock within 4 cycles. The power consumption is 36㎽ with 3V supply voltage at 34MHz clock frequency.

• 한국정보통신학회논문지
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• 제1권1호
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• pp.55-64
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• 1997

스펙트럼 확산통신(SS)은 CDMA 시스템의 핵심기술이다. 그러나, 스펙트럼확산 통신 방식에 있어서 가장 중요한 문제는 동기방식이다. 동기방식 에는 Delay Locked Loop (DLL), Tau-dither, SO(Synchronous Oscillator) 등이 있다. 그러나, 이러한 것들은 아날로그 동작이기 때문에 조정이 어렵고 크기가 크다는 단점이 있다. 본 연구에서는, Digital Delay Locked Loop (DDLL)을 설계 제작하고 그의 성능을 전력선 전송시스템 실험을 통하여 평가하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(1)
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• pp.209-212
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• 2000

In this paper, effect of imperfect power control on performance of a pseudonoise (PN) code tracking loop is analyzed and simulated for a direct-sequence/code-division multiple access (DS/CDMA) system. The multipath fading channel is modeled as a two-ray Rayleigh fading model. Power control error is modeled as a log-normally distributed random variable. The tracking performance of DLL (delay-locked-loop) is evaluated in terms of tracking jitter and mean-time-to-lose-lock (MTLL). From the simulation results, it is shown that the PN tracking performance is very sensitive to the power control error.

• 한국정보통신학회논문지
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• 제13권11호
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• pp.2378-2384
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• 2009

본 논문에서는 $1{\mu}s$이하의 아주 짧은 위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{\mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 $0.9{\mu}s$이다. 입력과 출력 주파수는 각각 162.5MHz, 2.6GHz이다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1998년도 추계종합학술대회
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• pp.243-247
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• 1998

SO(Synchronous Oscillator)는 동기, 동조, 필터, 증폭, 분주를 하나의 과정으로 처리할 수 있는 회로망이며, CPSO(Coherent Phase Synchronous Oscillator)는 50에 2개의 외부 루프를 첨가함으로서 구성되며, SO의 모든 장점을 유지하면서 동조범위 안에서 위상차가 없는 것이 큰 특징이다. 본 논문에서는 CPSO의 이러한 성질을 이용하여 GPS (Global Positioning System)에서 많이 사용하고 있는 부호동기방식인 DLL(Delay Lock Loop)과 TDL(Tau dither Loop)을 대치할 수 있는, 회로가 간단하고 추적범위가 넓으며 동기가 용이한 CPSO를 GPS의 부호동기 시스템에 적용하였다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1984년도 추계학술발표회논문집
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• pp.43-47
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• 1984

This paper describes the mean time delay and its variance before transition from search to lock mode by means of signal flow graph and its transfer function. A relation between hit probability and search stage number is presented with the comparison of the open loop and closed loop. From these results optimum transition probability which we must hold can be obtained.