Journal of IKEEE (전기전자학회논문지)

Institute of Korean Electrical and Electronics Engineers (한국전기전자학회)
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A Fast-Locking All-Digital Frequency Multiplier

고속-락킹 디지털 주파수 증배기

  • Lee, Chang-Jun (Dept. of Electronic & Electrical Engineering, Hongik University) ;
  • Kim, Jong-Sun (Dept. of Electronic & Electrical Engineering, Hongik University)
  • Received : 2018.12.09
  • Accepted : 2018.12.21
  • Published : 2018.12.31
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Abstract

A fast-lock multiplying delay-locked loop (MDLL)-based digital clock frequency multiplier with an anti-harmonic lock capability is presented. The proposed digital frequency multiplier utilizes a new most-significant bit (MSB)-interval search algorithm to achieve fast-locking time without harmonic lock problems. The proposed digital MDLL frequency multiplier is designed in a 65nm CMOS process, and the operating output frequency range is from 1 GHz to 3 GHz. The digital MDLL provides a programmable fractional-ratio frequency multiplication ratios of N/M, where N = 1, 4, 5, 8, 10 and M = 1, 2, 3, respectively. The proposed MDLL consumes 3.52 mW at 1GHz and achieves a peak-to-peak (p-p) output clock jitter of 14.07 ps.

안티-하모닉락 기능을 가지는 고속-락킹 MDLL 기반의 디지털 클락 주파수 증배기를 소개한다. 제안하는 디지털 주파수 증배기는 하모닉락 문제 없이 빠른 락킹 시간을 구현하기 위하여 새로운 MSB-구간 검색 알고리즘을 사용한다. 제안하는 디지털 MDLL 주파수 증배기는 65nm CMOS 공정으로 설계되었으며, 1 GHz ~ 3 GHz의 출력 동작주파수 영역을 가진다. 제안하는 디지털 MDLL은 프로그래머블한 N/M (N=1, 4, 5, 8, 10, M=1, 2, 3)의 분수배 주파수 증배 기능을 제공한다. 제안하는 MDLL은 1GHz에서 3.52 mW의 전력을 소모하고, 14.07 ps의 피크-투-피크 (p-p) 지터를 갖는다.

Keywords

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Fig. 1. Proposed MDLL-based Clock Frequency Multiplier. 그림 1. 제안하는 MDLL-기반 클럭 주파수 증배기

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Fig. 2. Proposed mode control logic. 그림 2. 제안하는 모드제어 로직 회로

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Fig. 6. Simulated Locking Process (@ N/M=10/2, 2GHz) (a) Initial (b) After Locking. 그림 6. 락킹 과정 시뮬레이션 (@ N/M=10/2, 2GHz) (a) 초기 (b) 락킹 이후

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Fig. 7. p-p Jitter Simulation Result.(@N/M = 10/2, Input Freq=200MHz, Output Freq= 1GHz) 그림 7. p-p Jitter 시뮬레이션 결과(@N/M = 10/2, 입력 주파수=200MHz, 출력 주파수 = 1GHz)

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Fig. 3. (a) 11-bit Multi-Mode Register (MMR) (b) Truth table in the MSB mode (c) Detailed initial locking process. 그림 3. (a) 11-비트 멀티 모드 레지스터 (MMR) (b) MSB 모드 진리표 (c) 자세한 초기 락킹 프로세스

Table 1. Performance Comparison Table. 표 1. 성능 비교 표

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