• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.262-265
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• 2000

This paper describes design of a (32, 28) Reed Solomon decoder for optical compact disk provides double error detecting and correcting capability. The most complex circuit in the RS decoder is part for solving the error location numbers from error location polynomial, and the circuit has great influence on overall decoder complexity. We use RAM based architecture with Euclid algorithm, Chien search algorithm and Forney algorithm. We have developed VHDL model and Performed logic synthesis using the SYNOPSYS CAD tool. Then, the RS decoder has been implemented with FPGA. The total umber of gate is about 11,000 gates and it operates at 20MHz.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.375-377
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• 2006

A Analog parallel processing-based Viterbi decoder which decodes PRML signal of DVD has been designed by CMOS circuit. The analog processing-based Viterbi decoder implements are functions of the conventional digital Viterbi decoder utilizing the analog parallel processing circuit technology. The Analog parallel processing-based Viterbi decoding technology is applied for the PR(1,2,2,1) signal decoding of DVD. The benefits are low power consumption and less silicon consumption. In this paper, the comparison of the Analog parallel processing-based Viterbi Decoder which has a function of the error correction between Max operation and Average operation is discussed.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.44-51
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• 2010

본 논문은 고성능 비터비 디코더 회로 구조를 제안한다. 제안하는 비터비 디코더는 가지 값의 특징을 이용하기 때문에 추가적인 메모리를 사용하지 않고 가지 메트릭을 계산할 수 있다. 또한 빠른 합-비교-선택 연산을 위해 경로 메트릭 데이터를 SRAM과 레지스터에 적절하게 재배열함으로써 디코더 전체의 속도를 75%까지 향상시킨다. 제안하는 비터비 디코더 회로를 Verilog HDL로 설계하였으며 130nm 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 제안하는 회로는 8,858개의 게이트로 구성되며 회로의 최대 동작 주파수는 130MHz이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.196-198
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• 2007

A circuit design technique to reduce the propagation time is proposed for the analog parallel processing-based Viterbi decoder. The analog Viterbi decoder implements the function of the conventional digital Viterbi decoder utilizing the analog parallel processing circuit technology. The decoder is for the PR(1.2,2.1) signal of DVD. The benefits are low power consumption and less silicon occupation. In this paper, a propagation time reduction technique is proposed by minimizing the parasitic capacitance components in the layout design of the analog Viterbi decoder. The propagation time reduction effect of the proposed technique has been shown via HSPICE simulation.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.289-289
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• 2010

Translation Characteristics of Digital Decoder utilizing the analog parallel processing circuit technology is designed. The fast parallel viterbi decoder system acted by a replacement of the conventional digital viterbi Decoder has good propagation. we are applied proposed analog viterbi decoder to decode PR signal for DVD and analyze the specific circuit and signal characteristics.

• 대한전자공학회논문지
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• 제15권3호
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• pp.11-17
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• 1978

Medium scale 집적회로인 BCD to seven segment decoder/driver를 P-channel Metal-Oxide-Semiconductor집적회로 제작 기법으로 설계, 제작하였다. 본 소자는 특별히 common cathode seven segment light emitting diode에 적합하도록 설계되었다. decoder logic은 직렬로 연결된 두 개의 Read-Only-Memory로 구성되어 있으며 driver로는 channel이 넓은 FET를 사용하였다. 제작된 집적회로는 전원 전압이 -7 volt에서 -26 volt까지 변화할 때 정상적으로 동작하였으며 LED각 segment 전류의 non-uniformity는 약 ±10%이었다.

• 한국통신학회논문지
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• 제36권11C호
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• pp.649-654
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• 2011

본 논문에선 리드 솔로몬 복호기의 오류갯수를 판별하는 마이크로콘트롤러의 새로운 설계법을 제시한다. 본 설계법을 통해 기존보다 빠르고 훨씬 회로량이 줄어든 최적화된 오류갯수 판별기용 산술논리연산장치회로를 설계할 수 있었다. 이 리드솔로몬 복호기는 거의 모든 디지털 통신 및 가전기기의 데이터 보존기기의 보호장치로 사용되어질 수 있다. 여기서는 제곱계산회로의 최소화가 가능해 병렬처리를 통해 오류갯수 판별기의 최적화를 이룰 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.863-866
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• 1999

In this paper, we designed a Viterbi decoder with constraint length K=7, code rate R=1/2, encoder generator polynomial (171, 133)$_{8}$. This decoder makes use of 3-bit soft decision. We designed the Viterbi decoder using VHDL. We employed conventional logic circuit instead of ROM for branch metric units(BMUs) to reduce the number of gates. We adopted fully parallel structures for add-compare-select units(ACSUs). The size of the designed decoder is about 200, 000 gates.s.

• 전자공학회논문지B
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• 제31B권4호
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• pp.55-61
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• 1994

The multiple valued logic(MVL) circuit with ROM type using current mode CMOS is presented in this paper. This circuit is composed of the multiple valued-to-binary(MV/B) decoder and the selection circuit. The MV/B decoder decodes the single input multiple valued signal to N binary signal, and the selection circuits is composed N$\times$N array of the selecion cells with ROM types. The selection cell is realized with the current mirror circuits and the inhibit circuits. The presented circuit is suitable for designing the circuit of MVL functions with independent variables, and reduces the number of selection cells for designing the circuit of symmetric MVL functions as many as {($N^2$-N)/2}+N. This circuit possess features of simplicity. expansibility for array and regularity, modularity for the wire routing. Also, it is suitable for VLSI implementation.

• 한국통신학회논문지
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• 제36권1C호
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• pp.8-13
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• 2011

본 논문에선 리드 솔로몬 복호기의 2개의 8빗트 심볼 오류정정회로의 에러위치추척기에 대한 새로운 설계법을 제시한다. 본 설계법을 통해 기존보다 빠르고 훨씬 회로량이 줄어든 적화된 2개의 8 빗트심볼 오류위치 축적기를 설계할 수 있었다. 이 리드솔로몬 복호기는 거의 모든 디지털 통신 및 가전기기의 데이터 보존장치로 사용되질 수 있다. 특히 8빗트 동작을 4빗트 동작으로 분화시켜 북호기의 최적화를 이뤘다.