• 한국ITS학회 논문지
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• 제17권4호
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• pp.54-62
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• 2018

본 연구는 인공지능 신호 구현의 일환으로서, 딥러닝을 통해 실시간으로 추정하는 차량대기길이 기반의 감응식 신호 알고리즘을 제시하였다. 알고리즘의 구현을 위해 딥러닝 모형을 구현한 텐서플로우에 미시적 교통시뮬레이터인 Vissim을 제어하는 API, 즉 COM Interface를 구축하였다. Vissim에서 신호주기별로 수집된 링크통행시간과 통과교통량이 텐서플로우에 전달되면 학습이 완료된 딥러닝 모형을 통해 접근로별 차량대기길이가 추정된다. 접근로별 차량대기길이를 기반으로 신호시간을 산정한 후 Vissim 내부의 신호등화를 조정하여 시뮬레이션 한다. 본 연구에서 개발한 알고리즘은 현 TOD 방식에 비해 차량 지체가 약 5% 감소한 것으로 분석되었으며, 이는 네트워크 내 하나의 교차로만 대상으로 적용하여 그 효과가 제한된 것이며, 축 또는 네트워크 제어로의 공간적 확대방안을 향후연구로 제시하였다.

• Korean Chemical Engineering Research
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• 제46권2호
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• pp.414-422
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• 2008

활성탄과 제올라이트에 대한 $H_2$, $CH_4$, CO, $CO_2$에 대한 흡착평형 실험을 정적부피법에 의해 수행하였다. 활성탄과 제올라트를 이용한 4탑 PSA 공정을 통하여 다성분 혼합기체($H_2$ 72.2%, $CH_4$ 4.06%, CO 2.03%, $CO_2$ 21.6%)로부터 수소를 분리하는 연구를 수행하였다. 흡착평형 실험결과 각각의 기체들에 대하여 dual-site langmuir(DSL) 모델이 잘 예측을 하였으며, 활성탄과 제올라이트의 충전비율에 따른 파과특성을 살펴본 결과 최적의 활성탄 층의 높이는 전체 탑 길이 80 cm 중 55 cm로 나타났다. PSA 공정에서 공정 변수인 총 주기시간($T_c$), 세정기체 공급압력차(${\Delta}P$) 그리고 흡착압력이 공정효율에 미치는 영향을 실험과 전산모사를 통해 그 결과를 비교하였다.

• 한국응용곤충학회지
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• 제58권4호
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• pp.347-354
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• 2019

벼에 줄무늬잎마름병을 유발하는 애멸구(Laodelphax striatellus)의 온도에 따른 산란 등 성충 활동 특성을 12.5~35.0℃ 10개 항온조건 광주기 14L:10D에서 조사하였다. 산란모델을 만들기 위한 단위 함수를 개발하고 DYMEX를 이용하여 개체군 밀도 변동 모델을 구축하였다. 성충 수명은 15.0℃에서 56.0일로 가장 길었고, 35.0℃에서 17.7일로 가장 짧았으며 온도가 올라감에 따라 수명도 짧아지는 경향을 보였다. 암컷 한 마리당 총산란수는 22.5℃에서 515.9개로 가장 많았으며, 35℃에서 18.6개로 가장 적었다. 산란 모델 개발을 위해 성충발육율, 총산란수, 성충사망율 및 누적산란율 단위모델을 추정한 결과, 단위모델 모두에서 높은 수준의 모델 적합성을 보였다(r²=0.94~0.97). 개체군 밀도 변동 모델은 포트와 포장 실험을 통하여 예측 정확도를 평가하였다. 포트 및 포장 실험 결과 접종 후 30일까지는 각 조사 시점에서 밀도 및 영기 분포 비율의 예측 정확도가 비교적 높았으나 이후에는 1, 2령의 조사 밀도와 예측 밀도 간에 큰 차이가 발생하였고, 영기 분포 변화의 경우도 모델에서 실제 조사 자료보다 1~2단계의 발육 영기가 빠르게 추정되는 경향을 보였다.

• 대한전자공학회논문지SP
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• 제40권5호
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• pp.397-409
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• 2003

본 논문에서는 2-step 트렐리스를 하나로 통합한 Radix-4 트렐리스 병렬구조 및 역방향 상태천이의 연속적인 제어에 의한 역추적 비터비 디코더를 구현하고, 이를 초고속 무선 랜에 응용한 결과를 제시한다. Radix-4 트렐리스 병렬구조의 비터비 디코더는 throughput을 개선함과 동시에 구조가 간단하고 지연시간 및 회로의 overhead가 적은 이점이 있다. 이 특성을 기반으로, 본 논문에서는 Radix-4 트렐리스 병렬구조의 구현을 위한 가지 메트릭의 계산과 ACS의 구성, 역방향 상태천이의 연속적인 제어에 의한 역추적 복호 등으로 구성된 새로운 비터비 디코더를 제안한다. 본 제안방법의 적용으로 펑처링의 결과로 인한 가변 부호율의 복호를 통합된 하나의 디코더로 대응할 수 있으며, 부호율의 변화에 따라 별도의 부가회로나 주변제어 회로를 요구하지 않는 특성을 갖는다. 또한, 본 논문에서 제안한 역방향 상태천이의 제어에 의한 역추적 복호는 메모리 제어를 위한 별도의 회로를 추가함이 없이 ACS 사이클 타임에 정확이 동기되어 순서적인 복호를 수행할 수 있게 한다. 제안방법의 유용성을 검증하기 위해, 초고속 무선 랜 규격인 IEEE 802.11a PHY 계층의 채널부호 및 복호에 적용하고, HDL 언어로 구현한 회로의 시뮬레이션 결과를 제시한다.

• 전자공학회논문지SC
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• 제47권2호
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• pp.25-34
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• 2010

본 논문에서는 주파수 배가 방법을 사용한 초고속 전압 제어 링 발진기를 제안하였다. 제안한 전압 제어 발진기는 TSMC 0.18um 1.8V CMOS 공정을 사용하여 설계하였다. 제안한 주파수 배가 방법은 한 주기 안에서 $90^{\circ}$의 위상차를 가지는 4개의 신호를 AND-OR 연산하여 기본 신호의 두 배 주파수를 가지는 신호를 얻어내는 방법이다. 제안한 발진기는 차동 4단 링 발진기와 NAND 게이트를 사용하여 구성하였다. 전압 제어 링 발진기는 완전 차동 형태로 설계하여 정확하게 $90^{\circ}$의 위상차를 가지는 4개의 신호를 얻을 수 있었으며 공통 모드 잡음에 대해 우수한 잡음 성능을 가지게 되었다. 주파수 배가회로는 AND나 OR 게이트에 비해 집적도가 뛰어난 NAND 게이트를 사용하여 AND-OR 연산을 구현하였다. 설계된 전압 제어 링 발진기는 컨트롤 전압에 따라 3.72GHz에서 8GHz의 출력 주파수를 가지며 4GHz에서 4.7mW의 소비 전력과 1MHz 오프셋 주파수에서 -86.79dBc/Hz의 위상잡음 성능을 가짐을 검증하였다. 기존의 고속 전압 제어 링 발진기와의 비교에서도 모든 면에서 가장 뛰어난 성능을 보였고 저렴한 고속 주파수 합성기와 위상 고정 루프 등에 응용될 수 있음을 보였다.

• 한국해양학회지:바다
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• 제16권4호
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• pp.155-168
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• 2011

여름철 황해 동부 연안 저층에 형성되는 수온전선을 따라 북쪽으로 흐르는 연안 경계류의 크기와 위치에 영향을 주는 요소들을 3차원 수치모형인 ROMS를 이용하여 살펴보았다. 여름에 수심이 깊은 외해에서는 태양 가열로 강한 성층에 존재하지만 수심이 얕은 연안에서는 조류가 일으키는 저층 혼합으로 해수물성이 연직으로 잘 혼합된다. 이 과정에서 성층화된 외해와 연직 혼합이 잘되고 수온이 높은 연안 사이에서 수온전선이 형성되며, 수온전선을 가로 지르는 방향의 밀도 구배에 의해 수온전선을 따라 북쪽으로 흐르는 연안 경계류가 발생함을 확인하였다. 해류계를 이용한 현장 관측에서도 약 10 cm/s로 북상하는 연안 경계류가 관측되었다. 이러한 수온전선을 따라 북쪽으로 흐르는 연안 경계류는 주로 조류와 바람의 영향을 크게 받는다. 조류에 의한 저층 혼합과 바람에 의한 표층 혼합이 여름철 황해 동부 경계류에 가장 큰 영향을 주는 요소다. 바람에 의한 표층 혼합은 북쪽으로 흐르는 황해 동부 연안 경계류의 폭을 더 넓게 하여 수송량을 증가시킨다. 강물의 유입과 일사량의 변화는 연안 경계류의 세기와 위치 변화에 큰 영향을 주지 않는다. 성층이 강하게 이루어지는 여름철 황해 동부 연안 $36^{\circ}N$에서는 대조기(소조기) 동안 강한(약한) 조류가 북쪽으로 흐르는 해류의 수송량을 증가(감소)시키지만, 동안 경계류의 위치를 크게 변화시키지는 않는다. 연안 경계류의 평균적인 위치는 바람의 세기 변화에 따라 변화하였다.

• 대한교통학회지
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• 제22권7호
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• pp.131-137
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• 2004

기존 신호최적화모형에서 횡단시간은 직진신호시간에 대한 최소녹색신호시간으로 분석가에 의해 외부에서 주어지게 된다. 이로 인하여 실제로 차량이동류들에 대한 신호시간이 교통량/포화교통량 비에 의해 적절하게 배분되지 못하고 있는 실정이다. 따라서 본 연구에서는 횡단시간을 차량이동류와 동등한 이동류로 간주하여 이들을 동시에 최적화하는 신호최적화모형을 혼합정수선형계획법(BMILP)으로 제시하였다. 이를 위하여 차량 및 보행자 이동류들이 교차로를 상충없이 통과할 수 있도록 하는 선형제약조건들과 목적함수들을 구축하였다. 제시된 모형은 적색시간에 발생되는 주 대기차량과 대기차량이 소거되는 동안에 대기차량 후미에서 발생되는 부 대기차량으로 구분하여 이들 에게 발생되는 지체시간의 상대적인 크기를 반영해주는 대기차량을 모형화하고 이를 최소화해 주는 차량 및 보행자를 위한 신호시간을 산정해주게 된다. 횡단시간과 접근로에서의 횡단보도 수 에 따라 구분된 시나리오들에 대한 모형 적용 결과 기존 TRANSYT-7F 보다 신호주기에 대한 비율이 작으면서도 큰 횡단시간을 얻을 수 있었다. 그리고 시뮬레이션 결과 TRANSYT-7F 적용시보다 지체시간이 감소되는 것으로 나타났으며 횡단시간이 클수록 그 감소효과가 큰 것으로 나타났다.

• 한국ITS학회 논문지
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• 제10권5호
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• pp.23-35
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• 2011

광폭의 도로에서는 횡단거리가 길어 보행자의 녹색시간이 길게 할당된다. 부도로의 교통량이 적을 때에도 보행자의 최소녹색시간으로 인해 일정시간 이상의 녹색신호시간을 보장해 주어야 하기 때문에 신호주기가 길어지고 주도로의 g/C 비율이 감소하게 되어 교차로 전체의 지체가 증가되는 문제점이 발생한다. 이 같은 문제점을 개선하기 위해 2단 횡단보도의 설치 효과를 차량 측면과 보행자 측면으로 나누어 분석하였다. 차량당 제어지체를 TRANSYT-7F와 VISSIM을 활용하여 산출하였고 그 결과 2단 횡단보도의 차량당 제어지체가 일반 횡단보도에 비해 최소 14.9%에서 최대 85.6% 감소하는 것으로 나타났다. 보행자 측면에서는 해석적 방법으로 두 횡단보도의 보행자 평균 횡단시간을 비교하였으며, 또한 VISSIM을 통한 평균 보행자지체를 산출하여 비교분석하였다. 해석적 방법으로 보행자 평균 횡단시간을 산출한 결과, 두 횡단보도의 큰 차이는 없는 것으로 분석되었다. VISSIM을 활용하여 보행자 지체시간을 산출한 결과, 일반 횡단보도에 비해 2단 횡단보도의 평균 보행자 지체가 13.4%~22.3%까지 감소하는 것으로 분석되었다. 따라서 교통 및 기하조건이 연구결과와 유사한 경우에는 일반 횡단보도에 비해 2단 횡단보도가 차량 및 보행자측면에서 효과적으로 사용될 수 있을 것으로 사료된다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.431-441
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• 2003

본 논문은 FPGA를 이용하여 시퀀스 제어용 32비트 마이크로프로세서를 설계하였다. 이를 위해 VHDL을 이용하여 톱-다운 방식으로 마이크로프로세서를 설계하였으며, 고속처리의 문제점을 해결하기 위해 프로그램 메모리부와 데이터 메모리부를 분리하여 설계함으로써 인스트럭션을 페치 하는 도중에 시퀀스 명령을 실행할 수 있는 Harvard 구조로 설계하였다. 또한 마이크로프로세서의 명령어들을 시퀀스제어에 적합하도록 RISC형태의 32 비트 명령어로 고정하여 명령어의 디코딩 시간과 데이터 메모리의 인터페이스 시간을 줄였다. 특히 설계된 마이크로프로세서의 실시간 디버깅 기능을 구현하기 위해 싱글 스텝 런, 일정 프로그램 카운터 브레이크, 데이터 메모리와 일치시 정지 기능 등을 구현함으로써 구현된 프로세서의 디버깅을 쉽게 하였다. 또한, 시퀀스제어에 적합한 펄스명령, 스텝 콘트롤 명령, 마스터 콘트롤 명령 등과 같은 비트 조작 명령과, BIN형과 BCD형 산술명령, 배럴 쉬프트명령 등을 구현하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 자이링스(Xilinx)사의 V600EHQ240(60만 게이트)과 Foundation 4.2i를 사용하여 로직을 합성하였다. Foundation 합성툴 환경에서 시뮬레이션과 실험에서 성공적으로 수행되었다. 본 논문에서 구현된 시퀀스 제어용 마이크로프로세서의 우수성을 보이기 위해 시퀀스제어용 명령어를 많이 가지고 있는 Hitachi사의 마이크로프로세서인 H8S/2148과 성능을 비교하여 본 논문에서 설계된 시퀀스 제어용 프로세서가 우수함을 확인하였다.

• 전자공학회논문지SC
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• 제46권2호
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• pp.72-77
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• 2009

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.