• 한국콘텐츠학회논문지
• /
• 제6권3호
• /
• pp.38-45
• /
• 2006

본 논문은 LCD driver IC의 전송선 당 데이터 전송률을 2배로 하기 위한 이중 저전압 차동신호 전송 (DLVDS) 회로를 제안한다. 제안된 회로에서는 2-비트 데이터를 하나의 송신기에서 입력 받고, 2-비트 데이터를 듀얼레벨을 갖는 차동신호로 전송한다. 따라서 기존의 저전압 차동신호 전송기법(LVDS)의 특징을 유지하면서 2-비트 데이터를 2개의 전송선을 통하여 전송할 수 있다. 제안된 송신기는 전류원 피드백 회로를 이용하여 출력의 공통모드 바이어스 흔들림을 보상했다. 그리하여 기존의 회로의 입력 바이어스와 기준 바이어스 전압 차이로 출력의 공통모드 바이어스 흔들림이 발생하는 문제가 해결되었다. 수신기에서는 디코드 회로를 통해 원래의 2-비트 입력 데이터를 복원할 수 있다. 제안된 회로는 $0.25{\mu}m$ CMOS 공정으로 설계하였고, 시뮬레이션 결과 1-Gbps/2-line의 전송률을 갖고, 2.5V의 전원에서 35-mW의 전력소모를 나타냈다.

• 전자공학회논문지C
• /
• 제36C권7호
• /
• pp.10-16
• /
• 1999

본 논문은 FCSR(Freedback Control Swing voltage Reduction) 방식을 이용하여 bus 구동전압을 수백 mV이내로 줄일 수 있는 구동기에 대한 내용을 다루고 있다. 이는 MDL 구조와 같이 대용량, 대단위 bus에서의 전력소모를 줄이기 위한 연구로 FCSR은 dual-line bus와 bus precharging을 기본구조로 채택하고 있다. Bus 환경이 변화함에 따라 일정한 구동전압을 유지하기 위하여 구동기의 크기를 자동적으로 조절할 수 있도록 구동기와 bus를 모델링 하였고 또한 odd mode로 동작하는 이웃하는 선간의 커플링 영향을 평행 전류원으로 모델링하여 선간간섭(crosstalk) 영향을 분석하였다. 현대 0.8um 공정으로 제작된 chip은 bus를 600mV로 구동하도록 설계되었으며 테스트결과 3.3V에서 70Mhz로 동작 가능하다. Hspice 시뮬레이션으로 FCSR은 3.3V에서 250Mhz의 동작이 가능하다.

• 전력전자학회논문지
• /
• 제19권4호
• /
• pp.349-356
• /
• 2014

As the turns ratio of the tapped-inductor contributes to the step-up ratio, the tapped-inductor boost (TIB) converter has significantly increased level of difficulties in its analysis and design compared to the conventional boost converter where the duty ratio is the sole factor affecting the step-up ratio. In this paper, the operation of the continuous current mode TIB converter is briefly reviewed, the characteristics are analyzed in detail, and a design guideline optimizing the loss in the tapped-inductor is presented with a practical design example. Finally, experimental results from a 12V/120V prototype for 0.25A LED driver application are also presented to confirm the design.

• 대한전자공학회논문지SD
• /
• 제41권4호
• /
• pp.67-74
• /
• 2004

기존의 버스트 모드 자동전력제어 회로는 데이터 율이 증가함에 따라 마크밀도 변화 영향을 심하게 받아 에러를 야기하였다. 이 문제를 해결하기 위해 높은 데이터 율에서도 마크밀도의 영향을 배제시킬 수 있는 새로운 구조의 첨두 비교기를 고안하고 이를 자동전력제어 회로에 적용하여 마크밀도 변화에 강한 버스트 모드 자동전력제어 회로를 제안하였다. 제안한 자동전력제어 회로 내의 첨두 비교기는 높은 데이터 율에서 뿐만 아니라 광범위한 기준전류 및 차 전류 변화에서도 미소한 마크밀도 변화 영향만을 보여 마크밀도 변화에 매우 강한 특성을 확인 할 수 있었다.

• 조명전기설비학회논문지
• /
• 제19권4호
• /
• pp.71-78
• /
• 2005

본 연구는 AC PDP(Plasma Display Panel)용 멀티레벨 에너지 회수회로에 관한 연구로서, 기존 멀티레벨 구동회로의 문제점을 해결한 새로운 멀티레벨 구동회로를 제안한다. 기존 멀티레벨 구동회로는 Weber회로에서 나타나는 스위칭 소자의 전압 및 전류 스트레스를 개선하였지만 공진 인덕터와 기생 커패시턴스에 의한 기생공진전류가 존재하고 하드스위칭이 발생하며 또한 천이구간이 다소 긴 문제점이 있다. 제안 회로는 사용소자의 수를 줄여 회로를 간단히 하였으며, 기생공진전류를 제거하여 회로 동작의 안정성을 높였다. 또한 CIM(Current Injection Method) 을 사용하여 하드스위칭 문제를 해결하였으며 Vs/2 유지구간을 제거하여 동작주파수를 증가시킬 수 있도록 하였다. 제안 회로의 유용성을 입증하기 위해 모드별로 동작을 해석하였으며, PSpice프로그램을 이용하여 시뮬레이션하고 그 결과를 확인하였다.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2003년도 ICCAS
• /
• pp.948-950
• /
• 2003

In this literature, the CMOS current mode fout quadrant differentiator circuit is proposed. The implementation is base on an appropriate input stage that converts the input current into a compressed voltage at the input capacitor ($C_{gs}$) of the CMOS driver circuit. This input voltage use as the control output current which flow to the output node by passing through a MOS active load and use it as the feedback voltage to the input node. Simulation results with level 49 CMOS model of MOSIS are given to demonstrate the correct operation of the proposed configuration. But the gain of the circuit is too low so the output differentiate current also low. The proposed differentiator is expected to find several applications in analog signal processing system.

• 대한전자공학회논문지SD
• /
• 제45권6호
• /
• pp.111-118
• /
• 2008

액정 구동 IC에서 발생하는 기생 p-n-p-n 회로의 래치업 문제를 개선하기 위해 power-up 순서상에 순차 스위치를 삽입하는 방법을 제안하였다. 제안된 순차 스위치는 2차-승압회로와 3차-승압회로 내에 삽입되며, power-up 순서상에서 해당 승압회로가 동작하기 전에 기생 p-n-p-n 회로의 분리된 에미터-베이스 단자를 순차적으로 연결하게 된다. 제안된 구조의 성능을 검증하기 위해 0.13-um CMOS 공정을 이용하여 테스트 IC를 설계 제작하였다 측정 결과, 기존의 경우 $50^{\circ}C$에서 액정 구동 전압이 VSS로 수렴하면서 과전류를 동반하며 래치업 모드로 진입하였으나, 제안 회로를 삽입한 경우는 고온($100^{\circ}C$)에서도 정상 전류 0.9mA와 정상 액정 구동 전압을 나타내어 래치업이 방지되고 있음을 확인하였다.

• 전기학회논문지
• /
• 제58권8호
• /
• pp.1644-1650
• /
• 2009

An improved guarding circuit is applied to a transconductance driven-right-leg circuit to decrease common-mode current at measurement electrodes due to power-line interference. After showing conventional guarding circuit is instable due to gain-peaking when used with a transconductance DRL circuit, the effect of the proposed guarding circuit modified to suppress the gain-peaking by inserting a series resistor between shields and a shield driver was analyzed. It is shown that, besides stability, the proposed guarding circuit provides two other advantages: 1) The gain of the shield driver can be set to be unit nominally. 2) The loop gain of the transconductance DRL loop can be increased due to pole-zero canceling. The proposed circuit was implemented and the advantages were confirmed.

• 전력전자학회논문지
• /
• 제21권1호
• /
• pp.19-26
• /
• 2016

In this study, a bidirectional DC-DC converter for idle stop and go (ISG) is developed to reduce fuel consumption. A three-phase non-isolated half-bridge converter is selected through a design method by considering efficiency and volume. According to the state of charge of the batteries at both the low-voltage and high-voltage sides, buck mode, which charges a low-voltage battery from the generated motor energy, and boost mode, which provides power to the motor from the low- and high-voltage battery sides, are required in the ISG system. Hence, an autonomous and seamless bidirectional control method using a variable current limiter is proposed for mode change. A 1.8 kW engineering sample of the proposed converter has been built and tested to verify the validity of the proposed concept. The maximum efficiencies, including gate driver and control circuit losses, are 96.4% in charging mode and 96.1% in discharging mode.

• Journal of Power Electronics
• /
• 제16권6호
• /
• pp.2024-2034
• /
• 2016

This paper presents a DC-DC buck converter with a Phase-Locked Loop (PLL) that can compensates for power efficiency degradation over a wide input range. Its switching frequency is kept at 2 MHz and the delay difference between the High side driver and the Low side driver can be minimized with respect to Process, Voltage and Temperature (PVT) variations by adopting the PLL. The operation mode of the proposed DC-DC buck converter is automatically changed to Pulse Width Modulation (PWM) or PWM frequency modes according to the load condition (heavy load or light load) while supporting a maximum load current of up to 1.2 A. The PWM frequency mode is used to extend the CCM region under the light load condition for the PWM operation. As a result, high efficiency can be achieved under the light load condition by the PWM frequency mode and the delay compensation with the PLL. The proposed DC-DC buck converter is fabricated with a $0.18{\mu}m$ BCD process, and the die area is $3.96mm^2$. It is implemented to have over a 90 % efficiency at an output voltage of 5 V when the input range is between 8 V and 20 V. As a result, the variation in the power efficiency is less than 1 % and the maximum efficiency of the proposed DC-DC buck converter with the PLL is 95.4 %.