• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• 전자공학회논문지A
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• 제33A권4호
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• pp.78-83
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• 1996

A timing recovery circuit of 10 Gbit/s optical receiver is described. The circuit consists of a passive NRZ-to-PRZ circuit, a dielectric resonator filter (DRF) and a narrow band amplifier, which for the first time adopted a temperature compensation technique using the tempareature characteristics of DR. The experimental results showed an output clock phase variation of less than ${\pm}$6 degree over the operating temperature range form 0$^{\circ}C$ to 75$^{\circ}C$ and measured maximum rms jitters of less than 2 phs with the resonance detunings of up to ${\pm}$10 MHz. These experimental results show that the circuit is a suitable for 10 Gbit/s lightwave transmission system.

• 대한전자공학회논문지SD
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• 제44권5호
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• pp.50-57
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• 2007

0.13${\mu}m$ CMOS 공정을 이용하여 백플레인 응용 분야를 위한 5Gbps 고속 적응형 피드포워드 이퀄라이저를 설계하였다. 설계된 이퀄라이저는 클럭 복원 회로의 위상 검출기 출력을 이용하여 인접 심벌간의 간섭 정도를 판단하고 이퀄라이저의 보상 이득을 조절하는 피드백 회로를 갖는다. 이를 통해 여러 길이의 백플레인 채널 환경에 적합한 보상 이득을 제공하는 적응 동작을 한다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2002년도 종합학술발표회 논문집 Vol.12 No.1
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• pp.394-397
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• 2002

A design study of phase detectors for the 2.5 Gb/s CDR circuit using a standard 0.18-${\mu}{\textrm}{m}$ CMOS process has been performed. The targeted CDR is based on the phase-locked loop and thus it consists of a phase detector, a charge pump, a LPF, and a VCO. For high frequency operation of 2.5 Gb/s, phase detector and charge pump, which accurately compare phase errors to reduce clock jitter, are critical for designing a reliable CDR circuit. As a phase detector, the Hogge phase detector is selected but two transistors are added to improve the performance of the D-F/F. The charge pump was also designed to be placed indirectly input and output.

• 한국통신학회논문지
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• 제27권10C호
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• pp.980-986
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• 2002

하나의 클럭원으로 동기 되는 고속의 데이터 통신 시스템에서, 데이터와 클럭 사이의 다른 라우팅 경로나, 부품들의 다른 전달지연시간 또는 외부 잡음에 의한 데이터나 클럭의 불안정한 위상과 같은 여러 이유들로 인해 데이터를 잃어버릴 수가 있다. 본 논문에서는 이렇게 잃어버린 데이터를 탐지하고 원래의 데이터로 복원하여 보상 출력하는 기능을 갖는 디지털 회로를 제안하고 구현을 기술한다. 특히, 이러한 보상회로는 광 분야등과 같이 고속의 데이터 전송을 위한 통신 시스템에서 강한 안정성을 가지며 BER개선에 상당히 크게 영향을 준다. 이 회로는 Verilog HDL로 구현이 되었으며 통신 및 데이터 전송관련 디지털 ASIC구현에 기본적으로 응용이 가능하다.

• 한국통신학회논문지
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• 제17권1호
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• pp.38-46
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• 1992

본 논문에서, 63_88MHz 밴드폭에서 25MHz 채널 스페이싱을 갖는 1023 채널과 100 hops/sec 호핑율을 가진 주파수 호핑 송수신기에 적용할 수 있는 고속 동기 회로를 수행했다. 동기과정(초기 동기와 트래킹)은 두 스텝으로 구성된다. Short hopping frequencies, synchronization prefix에 정합된 두개의 채널 수동 correlators를 사용한 변황된 정합 필터는 초기동기를 위해 제시되었다. 초기 동기의 확률을 증가 시키기 위해 prefix는 반복적으로 전송된다. correlator의 출력은 동기 결정회로로 보내지고 코드 시작 시간은 동기 결정회로에 대해서 알아낸다. 변형된 정합 필터 방법은 하드웨어의 복잡성을 줄이고 코드 획득을 빠르게 얻는 것은 가능하게 했다. 쿨럭 회복 회로는 tracking을 위해 PN코드를 발생했다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.7-13
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• 2009

본 논문은 채널당 3.125Gb/s의 전송률을 갖는 다채널 송수신기의 설계를 다룬다 신호 전송 방식은 노이즈에 강하고 전력 소모가 작은 LVDS 구동 회로를 이용하였으며, 제안한 프리-엠퍼시스 회로를 사용하여 송신기의 속도를 향상시켰다. 수신기의 경우, 이중 보간 방식을 기반으로 1/4-rate 클록을 이용하는 저전력 CDR(clock and data recovery)을 제안하였다. 제안한 CDR은 1/2-rate 클록 방식과 동일한 공급 클록 수를 유지하면서 각각의 복원부에서 추가로 필요한 클록을 플립플롭을 이용하지 않고 인버터만으로 생성한다. 이로써 클록 생성기의 주파수를 낮추어 고속 전송을 가능케 하였으며, 공급 클록의 수를 증가시키지 않고 1/4-rate 주파수의 클록을 이용함으로써 CDR을 저전력화하였다. 테스트용 칩은 2개의 채널로 구성되어 있으며 $0.18{\mu}m$ 표준 CMOS 공정을 이용하여 제작되었다. 측정 결과 송신기의 출력 데이터 지터는 100ps(0.3lUI)이며 수신기의 복원 클록의 지터는 47.33ps로 이는 클록 주기의 약 3.7%에 해당한다. 전체 칩의 면적은 $3.5mm^2$이며 전력 소모는 채널당 119mW이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1185-1188
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• 2003

This paper describes a design for a 2.5Gb/s serial data link CMOS transceiver based on the InfiniBand$^{TM}$ specification. The transceiver chip integrates data serializer, line driver, Tx PLL, deserializer, clock recovery, and lock detector. The designed transceiver is fabricated in a 0.25 ${\mu}{\textrm}{m}$ CMOS mixed-signal, 1-poly, 5-metal process. The first version chip occupies a 3.0mm x 3.3mm area and consumes 450mW with 2.5V supply. In 2.5 Gbps, the output jitter of transmitter measured at the point over a 1.2m, 50Ω coaxial cable is 8.811ps(rms), 68ps(p-p). In the receiver, VCO jitter is 18.5ps(rms), 130ps(p-p), the recovered data are found equivalent to the transmitted data as expected. In the design for second version chip, the proposed clock and data recovery circuit using linear phase detector can reduce jitter in the VCO of PLL.L.

• 한국통신학회논문지
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• 제21권5호
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• pp.1304-1316
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• 1996

In this paper, A VCO(Voltage Controlled Oscillator) in use of clock recovery/data regeneration circuit for 10 Gbps fiber optic receivers was developed. The improved hair-pin resonator with a parallel coupled lines, which has been applied to microstrip filters, was used as a resonance part. As a frequcncy tuning device by substituting 3-terminalMESFET vaaractor for varactor diode, an MMIC manufacturing process will be simplified. Since a hair-pin resonator is planar type compared to the dielectric resonator and has a relatively flat reactance verus frequency, it will be favorable to apply a hair-pin resonator to an MMIC, in addition wideband frequency tuning range is able to be obtained.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.130-134
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• 2008

본 논문에서는 1/4-레이트 기법을 사용한 클록 데이터 복원회로를 제안하였다. 제안한 클록 데이터 복원회로를 사용함에 따라 VCO의 발진 주파수를 낮추므로 고속 동작에 유리하다. 제안된 클록 데이터 복원회로는 기존 클록 데이터 복원회로 보다 낮은 지터 특성과 넓은 풀인(pull-in) 범위를 갖는다. 제안된 클록 데이터 복원회로는 1/4-레이트 뱅-뱅 형태의 오버샘플링 위상 검출기, 1/4-레이트 주파수 검출기, 2개의 전하펌프 회로와 저역 통과 필터 그리고 링 VCO회로로 구성되어 있다. 제안된 클록 데이터 복원회로는 $0.18{\mu}m$ 1P6M CMOS 공정으로 설계되었고, 칩 면적과 전력 소모는 $1{\times}1mm^2$, 98 mW 이다.