• 전기전자학회논문지
• /
• 제25권1호
• /
• pp.156-167
• /
• 2021

본 논문에서는 5세대 이동통신 네트워크 서비스의 커버리지를 확장하고, 빌딩내에서의 안정적인 무선 네트워크 연결해 주는 5G 광중계기의 인빌딩용 디지털 송수신 유닛 설계를 제안한다. 제안된 5G 광중계기 구동을 위한 디지털 송수신 유닛은 신호처리부, RF 송수신부, 광입출력부, 클록발생부 등의 4개 블록으로 구성된다. 신호처리부는 CPRI 인터페이스의 기본 동작과 4채널 안테나 신호의 조합 및 외부에서의 제어 명령에 대한 응답 등 중요한 역할을 수행한다. 또, JESD204B 인터페이스로 고품질의 IQ 데이터를 송수신 한다. 파워 앰프를 보호하기 위해 CFR, DPD 블록이 동작한다. RF 송수신부는 안테나로부터 수신된 RF 신호를 AD 변환하여 JESD204B 인터페이스로 신호처리부에 전달되고, 신호처리부에서 JESD204B 인터페이스로 전달된 디지털 신호를 DA 변환하여 안테나로 RF 신호를 송신한다. 광입출력부는 전기신호를 광신호로 변환하여 송신하고, 광신호를 전기신호로 변환하여 수신한다. 클록발생부는 광입출력부의 CPRI 인터페이스에서 공급되는 동기 클록의 지터(Jitter)를 억제하고, 신호처리부와 RF 송수신부에 안정적인 동기 클록을 공급한다. CPRI 연결전에는 로컬 클록을 공급하여 CPRI 연결 준비 상태로 동작한다. 본 논문에서 제안된 5G 광중계기 구동을 위한 디지털 송수신 유닛의 정확성을 평가하기 위해서 Xilinx 사의 MPSoC 계열의 XCZU9CG-2FFVC900I를 사용하였고 설계 툴은 Vivado 2018.3을 사용하였다. 본 논문에서 제안된 5G 광중계기 디지털 송수신 유닛이 ADC로 입력되는 5G RF 신호를 디지털로 변환하여 CPRI를 통해 JIG로 전달하는 Uplink 동작과 JIG로부터 CPRI를 통해 전달받은 Downlink 데이터 신호를 DAC로 출력하는 기능과 성능을 평가하였다. 실험결과는 평탄도, Return Loss, Channel Power, ACLR, EVM, Frequency Error 등이 목표로 한 설정 값 이상의 성능이 나타남을 확인 할 수 있었다.

• 한국산업정보학회논문지
• /
• 제18권5호
• /
• pp.25-32
• /
• 2013

고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s scalable low voltage signaling (SLVS) 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클록 방식을 위한 1-lane 송신단, 그리고 8-phase 클록 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8 V의 공급 전압을 가지는 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 $422{\times}474{\mu}m^2$와 5.35 mW/Gb/s이다.

• 한국정보과학회논문지:시스템및이론
• /
• 제35권4호
• /
• pp.150-157
• /
• 2008

본 논문에서는 높은 해상도를 제공하기 위하여 여러 대의 PC와 모니터를 연결한 타일드-디스 플레이(Tiled-Display) 시스템 상에서 동작하는 실시간 동영상 상영기를 설계 및 구현하였다. 제안한 동영상 상영기는 하나의 동영상을 기가 비트(Giga bit) 폐쇄 이더넷으로 연결된 여러 PC에 UDP 멀티캐스트를 사용하여 전송하고 각 수신기는 받은 동영상 데이타의 압축을 푼 후 이미지를 자신의 영역에 분할하여 시간적인 동기화를 맞추어서 재생할 수 있도록 설계되었다. 본 시스템은 미디어 데이타의 전송 중 발생하는 패킷 손실 및 지터(jitter) 문제를 동영상의 비트레이트에 따라서 방송량을 결정하는 흐름 제어 방법과 필요한 만큼 미리 받은 뒤 재생을 시작하는 버퍼링 방법을 통하여 해결하였으며, 서로 다른 PC의 상영기간의 동기화를 위하여 별도의 오버헤드 없이 시작 시간만 동기화하고 각 PC의 상영기들의 리퍼런스 클럭의 속도를 동일하도록 하여 안정적인 실시간 스트리밍 및 상영이 가능하도록 하였다. 또한 여러 전송포맷 및 압축 포맷을 지원하기 위하여 Microsoft DirectShow 구조상에서 구현되었다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 추계학술대회
• /
• pp.357-360
• /
• 2013

고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s SLVS 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클럭 방식을 위한 1-lane 송신단, 그리고 8-phase 클럭 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8V의 공급 전압을 가지는 $0.18-{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 $422{\times}474{\mu}m^2$와 5.35 mW/Gb/s이다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권4호
• /
• pp.506-517
• /
• 2015

This paper presents a 1.248 Gb/s - 2.918 Gb/s low-power receiver MIPI-DigRF M-PHY with a fully digital frequency detection loop. MIPI-DigRF M-PHY should be operated in a very short training time which is $0.01{\mu}s$ the for HS-G2B mode. Because of this short SYNC pattern, clock and data recovery (CDR) should have extremely fast locking time. Thus, the quarter rate CDR with a fully digital frequency detection loop is proposed to implement a fast phase tracking loop. Also, a low power CDR architecture, deserializer and voltage controlled oscillator (VCO) are proposed to meet the low power requirement of MIPI-DigRF M-PHY. This chip is fabricated using a $0.11{\mu}m$ CMOS process, and the die area is $600{\mu}m{\times}250{\mu}m$. The power consumption of the receiver is 16 mW from the supply voltage of 1.1 V. The measured lock time of the CDR is less than 20 ns. The measured rms and peak jitter are $35.24ps_{p-p}$ and $4.25ps_{rms}$ respectively for HS-G2 mode.

• 한국통신학회논문지
• /
• 제34권1B호
• /
• pp.86-97
• /
• 2009

실시간 위치 측정 시스템은 사람 또는 사물의 위치를 측정하고 추적하는 시스템이다. TDOA 기반의 실시간 위치 측정 시스템은 태그로부터 전달된 신호의 도착시간 차이를 이용하여 위치를 측정한다. TDOA 기반의 실시간 위치 측정 시스템에서 리더들 간의 도착시간 차이를 계산하기 위해서는 리더 간 시각 동기화가 필수적이다. 본 논문에서는 IEEE 802.15.4 네트워크에서의 실시간 위치 측정 시스템을 위한 정밀 시각 동기 시스템을 제안한다. IEEE 802.15.4 네트워크에서 정밀한 시각 동기를 이루기 위해서 본 논문에서는 네트워크 프로토콜 스택의 지연과 지터 등의 에러요인을 분석한다. 분석된 에러 요인들에 기반하여 하드웨어 시각 측정 장치를 개발하고, 칼만 필터를 적용하여 네트워크 프로토콜에서 발생하는 지연과 지터를 최소화하였다. 제안한 기법을 통하여 성능평가 결과, 실시간 위치 측정 시스템에서의 리더들은 상호간에 10나노초 이하의 시각 동기를 이루었다.

• 한국통신학회논문지
• /
• 제26권12C호
• /
• pp.255-260
• /
• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 전자공학회논문지
• /
• 제49권10호
• /
• pp.142-147
• /
• 2012

본 논문에서는 다이나믹 주파수 스케일링 (DFS) 카운터를 사용하여 코오스, 파인 조정 기능을 갖는 CMOS 듀티 사이클 보정회로를 제시한다. DFS 카운터는 디지털-아날로그 컨버터의 비트 스위칭 글리치를 감소시키기 때문에 제안하는 CMOS 듀티 사이클 보정회로의 듀티 보정 범위를 증가시키고 지터 특성을 개선한다. 제안하는 회로는 0.18-${\mu}m$ CMOS 공정을 이용하여 설계되었다. 0.5-1.5GHz의 넓은 동작 주파수와 25-75%의 넓은 듀티 사이클 보정 범위 내에서 측정된 최대 출력 듀티 사이클 에러는 ${\pm}1.1%$이다.

• Journal of Semiconductor Engineering
• /
• 제2권1호
• /
• pp.109-118
• /
• 2021

This review paper describes the overall operating principle of a discrete-time delta-sigma modulator (DTDSM) and a continuous-time delta-sigma modulator (CTDSM) using a switched-capacitor (SC). In addition, research that has solved the problems related to each delta-sigma modulator (DSM) is introduced, and the latest developments are explained. This paper describes the chopper-stabilization technique that mitigates flicker noise, which is crucial for the DSM. In the case of DTDSM, this paper addresses the problems that arise when using SC circuits and explains the importance of the operational transconductance amplifier performance of the first integrator of the DSM. In the case of CTDSM, research that has reduced power consumption, and addresses the problems of clock jitter and excess loop delay is described. The recent developments of the analog front end, which have become important due to the increasing use of wireless sensors, is also described. In addition, this paper presents the advantages and disadvantages of the three-opamp instrumentation amplifier (IA), current feedback IA (CFIA), resistive feedback IA, and capacitively coupled IA (CCIA) methods for implementing instrumentation amplifiers in AFEs.

• 대한전자공학회논문지SD
• /
• 제48권4호
• /
• pp.39-50
• /
• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.