• 한국위성정보통신학회논문지
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• 제10권1호
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• pp.71-76
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• 2015

신호와 동기된 위성항법신호를 생성하기 위한 하드웨어 신호생성기를 구현한 후 실험을 통하여 성능을 분석하였다. GPS동기 항법신호생성기의 하드웨어 구현을 위하여 현재 GPS 위성과 동기된 시각정보 및 GPS위성에서 전송하고 있는 항법신호와 동일한 신호를 생성하기 위하여 GPS신호를 수신할 수 있는 혠 모듈을 Novatel사의 OEMStar를 이용하였다.GPS 동기 신호를 생성하기 위하여 GPS 동기 항법 신호 생성기에서 GPS 수신모듈에서 제공되는 클럭정보를 이용하여 기준 클럭을 조절하였으며 또한 신호 생성기 내부의 하드웨어의 지연을 고려하여 GPS 신호를 생성했다. 본 논문에서는 GPS 동기 항법신호 생성기의 성능을 측정하기 위하여 Live GPS 신호와 생성 신호간 신호절체를 통하여 수신기의 영향을 분석하였다. 실험을 통하여 Live GPS 신호에서 생성신호로 절체가 이루어지는 시점에서도 신호의 끊김없이 항법해가 생성되는 것을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.281-284
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• 2001

This paper describes an analog multi-phase delay-locked loop (DLL) to solve the harmonic lock problem using current-starved inverter and shunt-capacitor delay cell. The DLL can be used not only as an internal clock buffer of microprocessors and memory It's but also as a multi-phase clock generator for gigabit serial interfaces. The proposed circuit was simulated in a 0.25${\mu}{\textrm}{m}$ CMOS technology to solve harmonic lock problem and to realize fast lock-on time and low-jitter we verified time interval less than 40 ps as the simulation results.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.214-217
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• 2003

In this paper, we deal with implementing design for a correlator access code generator module which they are used for setting up a connection between units, a packet decision, a clock syncronization, by FPGA. The orrelator module which is composed of the Wallace Tree's CSA and threshold value decision device decides useful a packet and syncronizes a clock, after it correlates an input signal of 1 Mbps transmission rate by a sliding window. An access code generator module which is composed of a BCH (Bose-Chadhuri-Hocquenghem) cyclic encoder and control device was designed according as a four steps' generation process proposed in the bluetooth standard. The pseudo random sequence which solves syncronization problem saved a voluntary device Proposed the module was designed by VHDL. An simulation and test are inspected by Xilinx FPGA.

• ETRI Journal
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• 제32권2호
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• pp.222-229
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• 2010

A conventional pseudorandom sequence generator creates only 1 bit of data per clock cycle. Therefore, it may cause a delay in data communications. In this paper, we propose an efficient implementation method for a pseudorandom sequence generator with parallel outputs. By virtue of the simple matrix multiplications, we derive a well-organized recursive formula and realize a pseudorandom sequence generator with multiple outputs. Experimental results show that, although the total area of the proposed scheme is 3% to 13% larger than that of the existing scheme, our parallel architecture improves the throughput by 2, 4, and 6 times compared with the existing scheme based on a single output. In addition, we apply our approach to a $2{\times}2$ multiple input/multiple output (MIMO) detector targeting the 3rd Generation Partnership Project Long Term Evolution (3GPP LTE) system. Therefore, the throughput of the MIMO detector is significantly enhanced by parallel processing of data communications.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.408-420
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• 2003

이 논문에서는 1) 넓은 잠금 범위를 위한 이중 루프 동작과 2) 차세대 패키지 스큐 개선에 대한 전압 발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이, 두 가지 이점을 갖는 Delay Lock Loop(DLL)을 기술하였다. 이중 루프 동작은 차동 내부 루프 중 하나를 선택하기 위해 외부 클럭과 내부 클럭 사이의 초기 시간차에 대한 정보를 사용한다. 이를 이용하여 더 낮은 주파수로 DLL의 잠금 범위를 증가시킨다. 덧붙여서, 전압발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이의 결합은 패키지 공정 후에 온-오프 칩 변화로부터 발생하는 외부 클럭과 내부 클럭 사이에 스큐 제거를 해준다. 제안된 DLL은 0.16um 공정으로 제조되었고, 2.3v의 전원 공급과 42㎒ - 400㎒의 넓은 범위에서 동작한다. 측정된 결과는 43psec p-p 지터와 400㎒에서 52㎽를 소비하는 4.71psec 실효치(rms)지터를 보여준다.

• 한국통신학회논문지
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• 제31권1C호
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• pp.80-86
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• 2006

본 논문에서는 합산 수열 발생기에 기초한 새로운 PingPong-128(PP-128) 키수열 발생기를 제안한다. 제안된 PingPong-128은 PingPong 계열로 제시된 특수한 암호이며, 128비트 키와 128비트 초기 벡터 그리고 258 비트의 내부 상태를 갖으며, 128 비트의 비도 수준을 유지한다. PingPong-128에 대하여 합산 수열발생기와 클럭 조절형 키 수열 발생기에 대한 알려진 공격에 대한 암호 분석을 실시하였다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.29-34
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• 2005

본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 $50\%$로 보정된 내부 클럭을 2클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, $0.35\mu$m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, $40\~60$의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50$\%$ duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다.

• 융합신호처리학회논문지
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• 제6권4호
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• pp.206-211
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• 2005

본 논문에서는 블루투스 기저대역에 적용하기 위한 상관기와 액세스 코드 생성모듈의 설계에 대해 다룬다. 상관기와 액세스 코드 생성 모듈은 블루투스 유닛 사이의 연결설정과 패킷판별, 클록 동기화를 수행한다. 상관기 모듈은 1Mb/s 전송속도를 가지는 입력신호에 대해 슬라이딩 윈도우 상관을 취하여 유용한 패킷판별과 클록 동기화를 행하며, 그 구성은 Wallace tree 구조의 CSA(Carry Save Adder)와 임계 값 판별기로 구성된다. 액세스 코드 생성모듈은 블루투스 표준안에서 제시한 4단계의 생성과정에 따라 설계하였으며 BCH(Bose-Chadhuri-Hocquenghem)순회 부호기(cyclic code)와 제어장치로 구성된다. 의사 랜덤 시퀀스는 동기화 문제를 해결하기 위해 임의의 저장장치에 저장된 형태로 사용하였다. 본 논문에서 제시한 상관기와 액세스 코드 생성모듈은 하드웨어 묘사언어인 VHDL로 설계되었으며 시뮬레이션 및 테스트를 위해 Xilinx FPGA를 사용하여 검증하였다. 설계된 회로의 합성결과는 치대 4.689ns의 임계지연과 최대 7-bit까지의 상관허용 오차를 보여준다.

• 방송공학회논문지
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• 제9권1호
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• pp.83-90
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• 2004

DVB-MHP에서는 NPT(normal play time)를 스트림 이벤트의 시각으로 쓰기를 권하고 있다. NPT는 특정 이벤트(프로그램) 내부의 국지시간이다. 현재 상용으로 나와 있는 전송 스트림(TS) 생성기와 TV 미들웨어는 아직 NPT를 지원하지 못하고 있다. 특히 전송 스트림 생성기가 셋톱박스에서 NPT를 재구성하는데 필요한 NPT참조서술자를 생성하지 않고 있다. 이로 인해 PP가 연동형 애플리케이션(Xlet)의 아이디어를 실험하는 것이 불가능하다. 이에 우리는 TS에 NPT 참조서술자를 삽입하는 스트림 생성기와 NPT를 근사적으로 재구성하는 MyGetNPT API를 구현하였는데, 본 논문은 그 방법을 기술한다 NPT 재구성 API를 구현하기 위해서는 STC(system time clock) 값을 알 필요가 있으나, Xlet에서는 STC를 읽을 수 없다. 따라서 본 연구에서는 TS를 통해 전송되는 PCR (program clock reference) 과 Java 시스템 타임을 이용하여 STC를 근사적으로 계산하는 방법을 제안한다. 이 방법에서 전송 스트림 생성기는 이미 존재하는 TS로부터 PCR 들을 추출한 후, 이를 TS의 null 패킷에 Xlet에서 읽을 수 있는 MPEG 섹션의 형태로 삽입한다. 이때, PCR이 TS 내의 원래 위치에서 이동하여 다른 위치에 삽입되므로, PCR 값은 TS내의 원래 위치와 새로운 위치간의 시간 차이를 고려하여 수정한다. 구현한 TS 생성기와 MyGetNPT API를 이용하여 그래픽 이미지의 디스플레이가 목적인 스트림 이벤트를 가진 연동형 애플리케이션을 구현하여 실험을 하였다. 그 결과 그래픽 이미지들이 원래 의도된 시점으로부터 240ms 이내에 비디오와 동기화 되는 것을 확인하였다. 이 시간은 기존의 연구에서 발견된 그래픽 이미지와 비디오간의 동기화 오차 허용한계이다.

• 전자공학회논문지C
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• 제36C권7호
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• pp.17-26
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• 1999

본 논문에서는 접속된 주변장치와 데이터를 비동기로 교환 할 수 있는 접속 비트 전환식 양방향 접속 장치 설계에 대하여 기술한다. 특히 인터럽트 발생기를 설계하기 위해서 제시된 펄스형 순차회로 파형을 합성할 수 있는 진리치 비교 알고리즘을 제안하고 이를 인터럽트 레지스터 설계에 적용한 것에 대하여 상술하였다. 또한 개별 비트 출력 신호들의 클럭 스큐 현상을 없애기 위한 최종 출력 핀 제어 기법을 시스템에 적용하였으며 나머지 블록들을 설계한 기법에 대하여도 상술하였다. 이러한 기법을 사용함으로써 본 논문의 접속 포트들은 0.7ns 이내의 지연시간을 나타내었다.