• BMB Reports
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• 제49권11호
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• pp.587-589
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• 2016

The circadian clock system enables organisms to anticipate the rhythmic environmental changes and to manifest behavior and physiology at advantageous times of the day. Transcriptional/translational feedback loop (TTFL) is the basic feature of the eukaryotic circadian clock and is based on the rhythmic association of circadian transcriptional activator and repressor. In Drosophila, repression of dCLOCK/CYCLE (dCLK/CYC) mediated transcription by PERIOD (PER) is critical for inducing circadian rhythms of gene expression. Pacemaker neurons in the brain control specific circadian behaviors upon environmental timing cues such as light and temperature cycle. We show that amino acids 657-707 of dCLK are important for the transcriptional activation and the association with PER both in vitro and in vivo. Flies expressing dCLK lacking AA657-707 in $Clk^{out}$ genetic background, homologous to the mouse Clock allele where exon 19 region is deleted, display pacemaker-neuron-dependent perturbation of the molecular clockwork. The molecular rhythms in light-cycle-sensitive pacemaker neurons such as ventral lateral neurons ($LN_vs$) were significantly disrupted, but those in temperature-cycle-sensitive pacemaker neurons such as dorsal neurons (DNs) were robust. Our results suggest that the dCLK-controlled TTFL diversify in a pacemaker-neuron-dependent manner which may contribute to specific functions such as different sensitivities to entraining cues.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.29-34
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• 2005

본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 $50\%$로 보정된 내부 클럭을 2클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, $0.35\mu$m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, $40\~60$의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50$\%$ duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다.

• 전기학회논문지
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• 제56권6호
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• pp.1133-1138
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• 2007

DLLs(Delay Locked Loops) have widely been used in many systems in order to achieve the clock synchronization. A SMD (Synchronous Mirror Delay) structure is used both for skew reduction and for DCC (Duty Cycle Correction). In this paper, a SMD based DLL with DCC using Reduced Delay Lines is proposed in order to reduce the clock skew and correct the duty cycle. The merged structure allows the forward delay array to be shared between the DLL and the DCC, and yields a 25% saving in the number of the required delay cells. The designed chip was fabricated using a $0.25{\mu}m$ 1-poly, 4-metal CMOS process. Measurement results showed the 3% duty cycle error when the input signal ranges from 80% to 20% and the clock frequency ranges from 400MHz to 600MHz. The locking operation needs 3 clock and duty correction requires only 5 clock cycles as feature with SMD structure.

• 인터넷정보학회논문지
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• 제5권4호
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• pp.35-42
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• 2004

밴연형 다단상호연결네트웍이 원하는 성능목표치를 만족시킬 수 있는지를 알아보기 위하여 해석적 모델을 제시한다. 입력트래픽은 일반적인 균일트래픽이 아니고 실제상황을 고려하기 위하여 비균일트래픽을 가정하였다. 버퍼는 단일 입력버퍼를 가정하여 개발하였고, 클럭 주기는 일반적이 내클럭주기 개념이 아니라 성능을 향상시키기 위한 소클럭주기 개념을 사용한다. 개발된 모델로부터의 결과와 시뮬레이션으로부터의 결과를 비교하여 구해진 모델의 우수성을 입증한다.

• 인터넷정보학회논문지
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• 제5권5호
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• pp.61-68
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• 2004

밴연형 다단상호연결네트웍이 원하는 성능목표치를 만족시킬 수 있는지를 알아보기 위하여 해석적 모델을 제시한다. 입력트래픽은 일반적인 균일트래픽이 아니고 실제상황을 고려하기 위하여 비균일트래픽을 가정하였다. 버퍼는 복수개의 입력 버퍼를 가정하여 개발하였고, 클럭 주기는 일반적인 대클럭주기 개념이 아니라 성능을 향상시키기 위한 소클럭주기 개념을 사용한다. 개발된 모델로부터의 결과와 시뮬레이션으로부터의 결과를 비교하여 구해진 모델의 우수성을 입증한다.

• 생명과학회지
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• 제27권10호
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• pp.1225-1231
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• 2017

암을 포함한 다양한 인간의 질병 발생이 circadian clock 유전자의 변형된 발현 양상과 깊은 연관관계를 나타내고 있다. 세포 주기와 세포 성장은 circadian rhythm과 연결되어 있으며, 이를 조절하는 clock 유전자의 비정상적인 발현은 결국 종양 발생과 암의 발달을 유발하게 된다. Circadian clock에 관한 분자적 기전은 다수의 clock activator와 clock repressor의 통합적인 조절에 따른 전사 및 번역이 포함된 음성피드백 고리로 구성되어 있다. 이러한 circadian rhythm의 자동조절 기전에 의해 전체 유전체의 약 10~15%가 전사 수준에서 영향받는 것으로 나타났다. 많은 clock 유전자들 중, Period 1 (Per1)과 Period 2 (Per2)는 clock repressor 유전자로 정상적인 생리적 리듬을 조절하는 것에 기여한다. PER1과 PER2는 cyclin, CDK, CKI를 포함하는 세포 주기 조절자의 발현에 관여함이 밝혀졌으며, 다양한 암에서 PER1과 PER2의 발현 감소가 보고되었다. 따라서, 본 논문에서는 PER1과 PER2의 circadian rhythm에서의 분자적 기능과 종양 발생과 관련된 PER1과 PER2의 하위 표적인자에 대해 살펴보고, 암 치료를 위한 새로운 치료 표적과 암의 예후를 예측하기 위한 분자 지표로써의 PER1과 PER2의 가능성에 대해 서술하고자 한다.

• 통합자연과학논문집
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• 제5권3호
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• pp.198-210
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• 2012

Circadian rhythms govern a remarkable variety of metabolic and physiological functions. Accumulating epidemiological and genetic evidence indicates that the disruption of circadian rhythms might be directly linked to cancer. Intriguingly, several molecular gears constituting the clock machinery have been found to establish functional interplays with regulators of the cell cycle, and alterations in clock function could lead to aberrant cellular proliferation. In addition, connections between the circadian clock and cellular metabolism have been identified that are regulated by chromatin remodelling. This suggests that abnormal metabolism in cancer could also be a consequence of a disrupted circadian clock. Therefore, a comprehensive understanding of the molecular links that connect the circadian clock to the cell cycle and metabolism could provide therapeutic benefit against certain human neoplasias.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.152-156
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• 2013

This paper presents a fast-lock dual-loop successive approximation register-controlled duty-cycle corrector (SARDCC) circuit using a mixed (binary+sequential) search algorithm. A wider duty-cycle correction range, higher operating frequency, and higher duty-cycle correction accuracy have been achieved by utilizing the dual-loop architecture and the binary search SAR that achieves the fast duty-cycle correcting property. By transforming the binary search SAR into a sequential search counter after the first DCC lock-in, the proposed dual-loop SARDCC keeps the closed-loop characteristic and tracks variations in process, voltage, and temperature (PVT). The measured duty cycle error is less than ${\pm}0.86%$ for a wide input duty-cycle range of 15-85 % over a wide frequency range of 0.5-2.0 GHz. The proposed dual-loop SARDCC is fabricated in a 0.18-${\mu}m$, 1.8-V CMOS process and occupies an active area of $0.075mm^2$.

• 한국통신학회논문지
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• 제22권8호
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• pp.1765-1773
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• 1997

PLL을 사용하는 통신 시스템에서는 선로 잡음에 의해서 사이클 슬립 현상이 발생 할 수 있다. 이 사이클 슬립 현상이 동기식 스트림 암호 통신 시스템에 발생하면 난수 동기 이탈 현상을 발생시켜 통신을 할 수 없게 된다. 이러한 난수 동기 이탈의 위험성을 줄이기 위하여 연속 재동기 방식을 사용하지만 이에 따른 문제점이 있다. 본 논문에서는 수신 클럭 복원시에 사용되는 수신 클럭 보상 알고리즘을 연속 재동기 방식에 적용하여 기존의 연속 재동기 방식의 문제점을 해결하는 방법을 제안하였다. 즉, 정해진 기준 시간 동안에 실제 수신 클럭 펄스 수를 계수하여 얻은 계수치와 동일 시간 동안에 사이클 슬립이 발생하지 않은 정상 상태에서의 수신 클럭 펄스 수인 정상치가 일치하지 않으면 사이클 슬럽이 발생된 것으로 판단하여 훼손된 수신 클럭을 사이클 스립의 발생 형태에 따라 클럭 펄스를 더해주거나 빼주는 방법을 연속 재동기 방식과 같이 사용하였다. 제안된 방법을 절대 클럭 동기를 요구하는 동기식 스트림 암호 통신 시스템에서 시험한 결과 기존의 연속 재동기 방법에 비하여 재동기 시간을 최대 20배까지 단축시켰는데 그것은 전송 데이터 량을 17.8% 감축하는 효과와 동일하다.

• 전자공학회논문지A
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• 제28A권11호
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• pp.915-922
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• 1991

This research paper presents an ALU unit using 1.0$\mu$m CMOS technology capable of doing IEEE standard single and double precision floating poing calculation within 32ns (2 clock) at 60 MHz clock speed. This 32ns speed was achieved by using 9ns 1's complement arithmetic 54 bit carry select adder instead of previous 2's complement adders. On the first cycle, this adder is used for addition or subtraction and the second cycle uses this adder for rounding. This reduces the number of required adders from two to one. Speed improvement is 2 to 5 times compared with previous 40MHz design. Design goal was 60MHz, however, this unit is functioning at 80 MHz at room temperature.