• 대한전자공학회논문지SD
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• 제40권3호
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• pp.33-42
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• 2003

본 논문에서는 NST (new Svoboda-Tung) 알고리즘을 이용한 비동기식 제산기의 효율적 설계에 관해 기술한다. 본 제산기설계에서는 비동기 설계방식을 사용하여 제산연산이 필요할 때에만 동작함으로써 전력소모를 줄이도록 설계한다. 제산기는 비동기식 파이프라인 구조를 이용한 per-scale부, iteration step부, on-the-fly converter부의 세부분으로 구성된다. Per-scale부에서는 새로운 전용 감산기를 이용하여 적은 면적과 고성능을 갖도록 설계한다. Iteration step부에서는 4개의 division step을 갖는 비동기식 링 구조로 설계하고, 아울러 크리티컬 패스(critical path)에 해당하는 부분만을 2선식으로, 나머지 부분은 단선식으로 구성하는 구현방법을 채택하여 하드웨어의 오버헤드를 줄인다. On-the-fly converter부는 iteration step부와 병렬연산이 가능한 on-the-fly 알고리즘을 이용하여 고속연산이 되도록 설계한다. 0.6㎛ CMOS 공정을 이용하여 설계한 결과, 1,480 ×1,200㎛²의 면적에 12,956개의 트랜지스터가 사용되었고, 41.7㎱의 평균지연시간을 가졌다.

• 제어로봇시스템학회논문지
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• 제17권11호
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• pp.1125-1131
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• 2011

This paper presents a control theoretic approach to realizing fault tolerance in asynchronous sequential circuits. The considered asynchronous circuit is assumed to work in space environment and is subject to faults caused by total ionizing dose (TID) effects. In our setting, TID effects cause permanent changes in state transition characteristics of the asynchronous circuit. Under a certain condition of reachability redundancy, it is possible to design a corrective controller so that the closed-loop system can maintain the normal behavior despite occurrences of TID faults. As a case study, the proposed control scheme is applied to an asynchronous arbiter implemented in FPGA.

• 전기학회논문지
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• 제56권9호
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• pp.1665-1675
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• 2007

This paper presents the problem of controlling asynchronous sequential machines in the presence of input disturbances, which may be also regarded as an adversary in a game theoretic setting. The main objective is to provide necessary and sufficient condition for the existence of a corrective controller that solves model matching problem of an asynchronous machine suffering from input disturbance. The existence condition can be stated in terms of a simple comparison of two skeleton matrices. The proposed controller eliminates the adversarial effect of input disturbance and makes the controlled machine mimic the behavior of a model in stable-state way. Whenever controller exists, algorithms for their design are outlined and demonstrated in a case study.

• 제어로봇시스템학회논문지
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• 제15권10호
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• pp.967-973
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• 2009

The model matching problem of asynchronous sequential machines is to design a corrective controller such that the stable-state behavior of the closed-loop system matches that of a prescribed model. In this paper, we address model matching when the external input set consists of controllable inputs and uncontrollable ones. Like in the frame of supervisory control of Discrete-Event Systems (DES), uncontrollable inputs cannot be disabled and must be transmitted to the plant without any change. We postulate necessary and sufficient conditions for the existence of a corrective controller that solves model matching despite the influence of uncontrollable events. Whenever a controller exists, the algorithm for its design is outlined. To illustrate the physical meaning of the proposed problem, the closed-loop system of an asynchronous machine with the proposed control scheme is implemented in VHDL code.

• 한국산업정보학회논문지
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• 제19권6호
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• pp.1-6
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• 2014

지연 무관방식의 NCL 비동기 설계는 혁신적인 비동기 회로 설계 방식의 하나로써 견고성, 소비전력 그리고 용이한 설계의 재사용과 같은 많은 장접을 가지고 있다. 그러나, 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점 또한 가지고 있다. 따라서, 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 고속의 NCL 게이트 셀을 제안하고자 한다. 제안된 고속의 NCL 게이트 셀들은 회로 지연, 영역, 소모 전력에 의해서 기존의 다른 NCL 게이트 셀들과 비교되었다..

• 한국산업정보학회논문지
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• 제21권1호
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• pp.17-25
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• 2016

본 논문은 동기회로에서 누설 전류를 줄이기 위해서 사용되는 파워 스위치 구조를 결합한 새로운 구조의 저전력 비동기 회로 설계 방법을 제안하고자 한다. Static 방식, Semi-static 방식과 같은 기존의 지연 무관방식의 비동기 방식과 비교해서 다소 속도의 손해는 있지만, 파워 스위치에 의해서 데이터가 없는 상태에서는 누설 전력을 줄일 수 있고, 전체 사이즈가 작아짐으로써 데이터가 입력되는 순간의 스위칭 전력도 줄일 수 있는 장점이 있다. 따라서, 제안된 방법은 속도보다 저전력을 기본으로 하는 사물인터넷 시스템에서 요구되는 전전력 설계 방법이 될 것이다. 본 논문에서는 새로운 방식의 비동기 회로를 사용하여 $4{\times}4$곱셈기를 0.11um 공정으로 설계하고, 기존의 비동기 방식의 곱셈기와 스피드, 누설 전류, 스위칭 파워, 회로 크기 등을 비교하였다.

• 한국산업정보학회논문지
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• 제19권1호
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• pp.61-67
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• 2014

센서 시스템과 같은 저전력 설계를 요구하는 시스템에서 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation), 노화 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서, 신뢰할 수 있는 초저전력 설계에서 비동기 회로가 스케일링 이슈를 해결할 수 있는 방법으로 최근 다시 고려되고 있다. 그러나, 디지털 시스템에서 동기회로를 NCL 회로로 모두 대체하는 것은 쉽지가 않기때문에 동기회로와 비동기 회로 사이의 연결이 꼭 필요하다. 본 논문에서는 동기회로와 비동기 회로를 연결할 수 있는 새로운 설계방법을 보이고, 0.18um 공정기술을 사용한 $4{\times}4$ 곱셈기를 사용해서 검증을 하였다.

• 한국지능시스템학회논문지
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• 제22권1호
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• pp.49-55
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• 2012

전역 클럭 없이 외부 입력에 따라서 값이 변하는 비동기 카운터는 우주용 메모리 등 현대 디지털 시스템에서 널리 사용된다. 본 논문에서는 우주 방사능 누적에 기인하는 크리티컬 레이스 고장이 존재하는 비동기 카운터를 위한 고장 극복 기법을 제안한다. 크리티컬 레이스는 비동기 디지털 회로 설계 과정에서 발생하는 대표적인 고장으로서 회로의 다음 안정 상태가 고정되지 않고 여러 값 중 하나로 나오는 비결정적인 특성을 보인다. 이번 연구에서는 비동기 순차 머신에 대한 교정 제어 기법을 이용하여 크리티컬 레이스를 극복할 수 있는 상태 피드백 제어기의 설계 과정을 제시한다. 또한 비동기 카운터 교정 제어 시스템을 VHDL 코드로 구현하고 실험을 통하여 제안된 제어 시스템이 크리티컬 레이스 고장을 극복하는 과정을 예시한다.

• 전자공학회논문지
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• 제51권8호
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• pp.139-147
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• 2014

이번 연구에서는 병렬 결합된 두 개의 비동기 순차 머신에 대한 교정 제어 문제를 다룬다. 각 비동기 머신은 동일한 외부입력을 받아 서로 독립적인 상태 천이 특성을 보인다. 본 논문에서는 한 개의 교정 제어기만을 이용하여 두 개의 비동기 머신의 폐루프 시스템 동작을 각각의 기준 모델의 동작과 일치시키도록 하는 제어 방법을 제안한다. 본 방법은 교정 제어기 두 개를 사용해야 하는 기존 방법에 비해 제어기 크기 및 계산량을 줄일 수 있다. 본 논문에서는 대상 비동기 머신이 입력/상태 유형이라고 설정하고 상태 피드백 교정 제어기가 존재할 조건과 설계 과정을 제시한다. 또 예제 시스템을 통하여 제안된 기법의 적용 과정을 기술한다.

• 센서학회지
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• 제29권1호
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• pp.68-73
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• 2020

This paper proposes an asynchronous circuit design methodology using a new Single Gate Sleep Convention Logic (SG-SCL) with advantages such as low area overhead, low power consumption compared with the conventional null convention logic (NCL) methodologies. The delay-insensitive NCL asynchronous circuits consist of dual-rail structures using {DATA0, DATA1, NULL} encoding which carry a significant area overhead by comparison with single-rail structures. The area overhead can lead to high power consumption. In this paper, the proposed single gate SCL deploys a power gating structure for a new {DATA, SLEEP} encoding to achieve low area overhead and low power consumption maintaining high performance during DATA cycle. In this paper, the proposed methodology has been evaluated by a liquid state machine (LSM) for pattern and digit recognition using FPGA and a 0.18 ㎛ CMOS technology with a supply voltage of 1.8 V. the LSM is a neural network (NN) algorithm similar to a spiking neural network (SNN). The experimental results show that the proposed SG-SCL LSM reduced power consumption by 10% compared to the conventional LSM.