• 전자공학회논문지
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• 제53권2호
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• pp.70-75
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• 2016

본 논문에서는 다항식에 기초하여 유한체상의 P=2인 경우의 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기 회로는 다항식의 연산부와 mod F(${\alpha}$) 연산부, 모듈러 연산부로 구성된다. 또한, 이들 각 연산부는 모듈 구조를 가지므로 m의 확장에 따른 회로 구성이 용이하며 회로 구성에 사용한 소자는 AND 게이트와 XOR 게이트만으로 구성하여 정규성, 확장성이 용이하며 이를 기반으로 VLSI화에 적합하다. 제안한 곱셈기는 기존의 곱셈기에 비해 좀 더 콤펙트, 규칙적, 정규성과 확장성이 용이하며 최근의 IoT 환경에서의 여러 분야에 적용 및 응용이 가능할 것이다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.123-130
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• 2016

본 논문에서는 멀티미디어용 알고리즘을 고속으로 처리하기 위한 고성능 연산 회로를 설계하였다. 3단 파이프라인 구조로 동작하는 연산회로는 4개의 16-비트${\times}$16-비트 곱셈기의 효율적인 구성, 캐리 보존 형식 데이터에 대한 새로운 부호 확장 기법과 다수 개의 부분 곱셈 결과의 통합과정에 부호 확장을 제거하는 교정 상수 기법을 사용하여 복소수 데이터와 가변 길이 고정 소수점 데이터에 대한 38개의 연산을 처리할 수 있다. 설계한 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300 MHz이며 약 37,000 게이트로 구성되며 300 MCOPS의 연산 성능을 갖는다. 연산 프로세서는 높은 연산 속도와 응용 분야에 특화된 다양한 연산 지원으로 멀티미디어 프로세서에 효율적으로 응용 가능하다.

• 정보처리학회논문지B
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• 제13B권4호
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• pp.429-438
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• 2006

일반적으로 신경망은 비선형성 문제를 해결하기 위해서 소프트웨어로 많이 구현되었지만, 영상처리 및 패턴인식과 같은 실시간 처리가 요구되는 응용에서는 빠른 처리가 가능한 하드웨어로 구현되고 있다. 다양한 종류의 신경망 중에서 다층 신경망(MLP: multi-layer perceptron)의 하드웨어 설계는 빠른 처리속도와 적은 면적 그리고 구현의 용이성으로 고정소수점 연산을 많이 사용하였다. 하지만 고정소수점 연산을 사용하는 하드웨어 설계는 높은 정확도의 부동소수점 연산을 많이 사용하는 소프트웨어 MLP를 쉽게 적용할 수 없는 문제점을 가진다. 본 논문에서는 높은 정확도와 높은 유연성을 가지는 부동소수점 연산을 사용하면서도 은닉층 뉴런수를 주기(cycle)로 빠르게 수행하는 MLP의 완전 파이프라이닝(fully-pipelining) 설계방법을 제안한다. MLP는 주어진 문제에 의해서 자연스럽게 입력층과 출력층의 구조가 결정되지만, 은닉층 구조는 사용자에 의해서 결정된다. 그러므로 제안된 설계방법은 많은 반복수행이 요구되는 영상처리 및 패턴인식 등의 분야에서 은닉층 뉴런수를 최적화 하여 쉽게 성능 향상을 이룰 수 있다.

• 한국정보통신학회논문지
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• 제19권3호
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• pp.636-644
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• 2015

이 논문에서는 CAM shift알고리즘과 8방향 탐색 위도우를 결합하여 객체의 추적 성능을 향상하는 방법과 추적에 이용되는 프레임의 수를 줄여 연산을 줄이는 방법을 제안한다. CAM shift는 대표적인 색상을 이용한 추적 방법이나 빠른 속도로 이동하는 물체를 추적하기 어려운 단점이 있다. 이를 해결하기 위해 추적 대상을 놓쳐버린 시점에서 마지막으로 추적에 성공한 시점의 정보를 이용하여 8방향 탐색을 실시하여 객체를 찾아 낸 후 CAM shift의 탐색 윈도우를 이동시켜 기존의 CAM shift로는 추적이 불가능한 고속 이동 물체에 대해서도 보다 정확한 추적이 가능하게 되었다. 또한 하드웨어의 발달로 초당 생산되어지는 프레임의 수가 증가하여 불필요한 연산이 증가하게 되었고, 이를 줄이기 위해 추적에 이용되는 프레임의 수를 줄여 연산을 줄여 이 전보다 효율을 높일 수 있었다.

• 한국초등수학교육학회지
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• 제17권2호
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• pp.185-205
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• 2013

본 연구에서는 덧셈, 뺄셈, 곱셈, 나눗셈과 직접적으로 연관이 있는 초등학교용 사칙계산 관련 어휘를 획정하기 위하여, 먼저 사칙계산 어휘를 수집하고 그것의 종별, 군별 분류에 관해 논의하였다. 다음으로 기본적인 사칙계산 관련 어휘에 관해 논의하였다. 이때 덧셈, 뺄셈, 곱셈, 나눗셈 관련 어휘가 기본적으로 각각 더하다, 빼다, 곱하다, 나누다의 네 동사에서 비롯된다고 보고, 각각의 어간(즉, 더, 빼, 곱, 나누)을 포함하는 어휘를 기본적인 사칙계산 관련 어휘로 삼았다. 이어 연산을 보조하는 어휘와 연산의 결과를 나타내는 어휘를 그것에 포함시키고, 다음 준거에 맞추어 초등학교용 사칙계산 관련 어휘를 획정하였다. 첫째, 동사의 명사형을 어근으로 한 새로운 동사나 파생어를 사용하지 않는다. 둘째, 편수자료 또는 표준국어대사전에 등재되어 있지만, 교과서/익힘책에 용례가 없거나 드문 어휘는 사용하지 않는다. 셋째, 대체가 불가능한 어휘와 교수학적 이유가 있는 어휘는 사용한다.

• 대한수학교육학회지:수학교육학연구
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• 제26권3호
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• pp.489-508
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• 2016

수와 연산은 초등수학에서 가장 기본이고 핵심이면서도 학생들이 많은 어려움을 겪는 영역으로 알려져 왔다. 이와 같은 학습의 어려움은 계산 방법이나 계산 기능의 측면을 강조하는 것만으로는 근본적인 해결이 어렵고, 관련 사고의 측면에서 검토할 필요가 대두된다. 본 연구는 Guberman(2014)에 기초하여 수와 연산 영역 부진 학생의 산술적 사고 수준 및 산술에 대한 이해 정도를 분석하여 산술에 관한 어려움의 원인을 진단하고 그에 대한 처방 방안을 모색하는 것을 목적으로 한다. 이를 위해 수학 학습 중 유독 수와 연산 영역에서만 어려움을 보이는 한 초등학교 6학년 학생을 대상으로 두 차례에 걸쳐 산술적 사고 수준 및 산술 개념 이해 검사를 실시하고 학생의 반응을 분석하는 사례 연구를 실시하였다. 분석 결과, 연구 대상 학생의 산술적 사고는 Guberman의 1수준에 해당하며 몇 가지 산술 개념과 관련하여 이해에 어려움을 지니고 있음이 파악되었다. 분석 결과 및 그에 대한 논의로부터 구체적인 처방 방안을 제시하였다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.774-780
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• 2017

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC 부호화기를 위한 효율적인 이진 산술 부호화기 하드웨어 구조를 제안한다. CABAC은 HEVC 표준에서 사용되는 엔트로피 코딩 방법으로 통계적 중복성을 제거하여 영상의 높은 압축률을 지원한다. 하지만 이진 산술 부호화(Binary Arithmetic Encode)는 데이터 간의 의존 관계가 높아 병렬처리가 어렵고 실시간 처리의 지연이 발생 된다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 재정규화 과정을 분리 시켜 동작하도록 설계한다. 기존의 반복적인 알고리즘을 병렬적으로 처리함으로써 최대지연시간(Critical Path)을 최적으로 줄일 수 있는 4단계의 파이프라인 구조로 설계하였다. 또한, 멀티-빈 구조를 적용하여 클록 사이클 당 3개의 빈을 처리한다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 8.07K 이며 최대 동작주파수는 769MHz로 최대 빈 처리량은 2307Mbin/s이다. 제안하는 하드웨어 구조는 기존의 이진 산술 부호화기와 비교하여 최대 빈 처리량이 26% 만큼 증가 하였다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.61-68
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• 2008

본 논문에서는 최신 동영상 압축 기술인 H.264/AVC (Advanced Video Coding)에서 엔트로피 코딩 방법 중 하나로 사용되는 CABAC (Context Adaptive Binary Arithmetic Coding)의 하드웨어 구현과 부호화 처리율을 높이기 위한 알고리즘 및 구조를 제안한다. CABAC는 CAVLC에 비해 쳐대 15%까지 더 나은 압축효율을 낼 수 있는 장점을 가지고 있지만 연산의 복잡도는 훨씬 높아진다. 특히 부호화 과정 중 데이터 사이의 의존도가 높기 때문에 연산과정의 복잡도가 더욱 증가하게 된다. 따라서 연산양을 줄이기 위한 다양한 구조가 제안되었으나, 여전히 데이터의 의존도에 의한 부호화에 latency가 존재하게 된다. 본 논문에서는 이진 산술 부호화의 첫 단계인 확률 값을 계산하는데 필요한 range의 7, 8번째 비트를 빠르게 계산하는 구조와 부호화할 심벌이 MPS인 경우 부호화 단계를 한 단계 줄일 수 있는 구조를 제안하였다. 제안된 구조를 적용하여, 6가지 시퀀스에 대하여 실험한 결과 기존의 구조에 비해 약 27-29%의 수행시간을 줄일 수 있었다. 또한 제안된 구조를 하드웨어로 구현한 결과 0.18um standard library에서 19K gate를 사용하였다.

• Journal of information and communication convergence engineering
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• 제6권3호
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• pp.285-288
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• 2008

Most of multimedia processors for 2D/3D graphics acceleration use a lot of integer/floating point arithmetic units. We present a new architecture with an efficient ALU, built in a smaller chip size. It reduces instruction cycles significantly based on a foundation of multi-thread operation, variable length instruction words, dual phase operation, and phase instruction's coordination. We can decrease the number of instruction cycles up to 50%, and can achieve twice better performance.

• Journal of Electrical Engineering and information Science
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• 제3권2호
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• pp.131-138
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• 1998

We derive a back-propagation learning algorithm of fuzzy neural networks using fuzzy operations, which preserves the shapes of fuzzy numbers, in order to utilize fuzzy if-then rules as well as numerical data in the learning of neural networks for classification problems and for fuzzy control problems. By introducing the shape preseving fuzzy operation into a neural network, the proposed network simplifies fuzzy arithmetic operations of fuzzy numbers with exact result in learning the network. And we illustrate our approach by computer simulations on numerical examples.