• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.802-809
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• 2014

This paper presents a dual-mode bias modulator (BM) for complementary metal oxide semiconductor (CMOS) power amplifiers (PAs). The BM includes a hybrid buck converter and a normal buck converter for an envelope tracking (ET) mode for high output power and for an average power tracking (APT) mode for low output power, respectively. The dual-mode BM and CMOS PA are designed using a $0.18-{\mu}m$ CMOS process for the 1.75 GHz band. For the 16-QAM LTE signal with a peak-to-average power ratio of 7.3 dB and a bandwidth of 5 MHz, the PA with the ET mode exhibited a poweradded efficiency (PAE) of 39.2%, an EVM of 4.8%, a gain of 19.0 dB, and an adjacent channel leakage power ratio of -30 dBc at an average output power of 22 dBm, while the stand-alone PA has a PAE of 8% lower at the same condition. The PA with APT mode has a PAE of 21.3%, which is an improvement of 13.4% from that of the stand-alone PA at an output power of 13 dBm.

• 한국전자파학회논문지
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• 제25권2호
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• pp.183-188
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• 2014

본 논문은 F급 무선 전력증폭기의 설계에 있어 바이어스 전압의 불확도가 출력 전력에 미치는 영향을 분석하고, 이를 최소화하는 바이어스 조건을 도출하였다. 이를 위하여 불확도 전파이론을 활용하여 전력증폭기의 출력 전력에 대한 드레인 및 게이트 바이어스 공급 전압의 불확도가 전파되는 영향에 대하여 이론적인 해석 및 측정 민감도에 대해 분석하였으며, 1.9 GHz에서 동작하는 F급 전력증폭기 회로에서의 전력 불확도에 대한 이론적, 실험적 분석 방법을 제시하였다. 더불어, 증폭기의 성능을 유지하면서 출력 불확도를 최소화하기 위한 최적의 바이어스 조건을 도출하였다. 그 결과, 1.17 W 출력 전력에 대한 전원 공급 장치의 전압 불확도는 바이어스 조건에 따라 약 15~65 mW의 영향을 미치는 것으로 파악되었으며, 최적 바이어스 조건으로 측정할 경우 출력 전력은 0.37 dB 감소하는 반면에 출력 불확도는 15 mW 이하로 감소시킬 수 있음을 확인하였다.

• 한국조명전기설비학회지:조명전기설비
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• 제11권1호
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• pp.114-122
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• 1997

본 연구에서는 계량 설비에 사용되는 스마트형 디지털 로드셀을 개발하였다. 로드셀 센서는 중량의 변화에 대해 매우 민감하여햐 하므로 정밀한 A/D변환을 위하여 온도 안정성, 낮은 드리프트 특성 그리고 분해능이 우수하여야 한다. 단일칩 마이크로프로세서에 의해 제어되는 고안된 아날로그 회로로써 OP엠프 오프셋과 드리프트 특성을 저감시키며 소프트웨어 알고리즘에 의해 안정되고 정밀한 A/D 변환이 가능하도록 디지털 로드셀을 설계하였다. 또한 RS-485통신 방식으로 로드셀을 제어하고 보정용 데이터와 제어 데이터를 기억시키는 기능들도 포함하였다. 시뮬레이션과 실측 평가를 통하여 개발된 로드셀의 우수성을 입증하였으며, 본 연구의 결과는 원격계량 센서로서 계량 설비 분야에 유용한 활용이 기대된다.

• 한국통신학회논문지
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• 제30권1A호
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• pp.104-112
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• 2005

본 논문에서는 고속, 저전력 8-비트 ADC를 설계하는 기법들을 제안하였다. 비교적 적은 전력 소모를 가지면서 고속으로 동작 시키기 위해 기존의 파이프라인 구조인 MDAC를 이용한 폐쇄형 구조 대신에 개방형 구조를 채택하였다. 또한 Distributed THA와 캐스캐이드 형태의 구조를 이용하여 높은 샘플링 속도에 최적화 하였다. 제안한 각 단의 크로싱 지점을 판별하는 기법은 증폭기의 개수를 줄일 수 있도록 함으로서 저전력과 좁은 면적의 ADC 구현을 가능하게 하였다. 모의 실험 결과 500-MHz의 샘플링 속도와 1.8V 전원 전압에서 테스트에 필요한 디지털 회로까지 포함, 210mW의 전력을 소비함을 확인 할 수 있었다. 또한 1.2Vpp(Differential) 입력 범위와 200-MHz까지의 입력 주파수에서 8-비트에 가까운 ENOB를 가짐을 볼 수 있었다. 설계된 ADC는 $0.18{\mu}m$ 6-Metal 1-Poly CMOS 공정을 이용, $900{\mu}m{\times}500{\mu}m$의 면적을 차지한다.

• Bulletin of the Korean Chemical Society
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• 제25권10호
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• pp.1503-1507
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• 2004

New synthetic methodology of the saturated and unsaturated Er(III)-chelated prototype complexes based on benzoate and pentafluorobenzoate ligands was developed through ligand-exchange reaction. The saturated 8-coordinated Er(III) complexes exhibit stronger near-IR emission than those of the unsaturated 6-coordinated Er(III) complexes, obtained from the direct photoexcitation of Er ions with 488 nm. Three $H_2O$ molecules coordinated in the unsaturated 6-coordinated complexes seriously quenched the near IR emission by the harmonic vibration relaxation decay of O-H bonds. Also, the stronger emission of the Er(III) complexes was obtained by the indirect photoexcitation of ligands than by the direct photoexcitation of the Er(III) ions, due to the energy transfer between the excited ligand and the erbium ion. Furthermore, the saturated Er(III)-chelated complex with C-F bonds shows much stronger near IR emission than that of the saturated Er(III)-chelated complex with C-H bonds. It is attributed to the influence of C-F bonds on near IR emission.

• 디지털융복합연구
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• 제13권9호
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• pp.219-224
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• 2015

향후 CATV 망 관련 기술은 방송미디어와 인터넷 서비스를 결합한 방송통신 융복합 서비스가 가속화됨에 따라 이들의 서비스를 가장 경제적이고, 효율적으로 결합하는 사업자만이 시장에 남게 될 것이다. 본 논문에서는 한국과 중국의 CATV 현황과 기술동향을 파악하고 본 논문에서 제안된 초고속 인터넷 기술인 CMC(Cable Modem Concentrator) 기술을 분석하였다. 이 기술은 기존의 HFC망의 기본 구조를 그대로 사용면서 통신 속도를 보다 높일 수 있고, CMC 내에 증폭기를 추가함으로써 서비스 지역을 확대할 수 있다는 장점이 있다. 한국의 경우 대도시 밀집지역이 많아 동축케이블 구간의 거리가 점점 짧아지고 있으나, 중국과 같은 대륙은 장거리 전송 서비스에 대한 부담이 적지 않다. 본 기술은 장거리는 물론 중, 단거리 가입자에게도 적합한 기술로서 어떠한 지리적 제한도 받지 않고 사용 가능할 수 있기 때문에, 본 기술을 중국이나 중동, 동남 아시아 지역의 CATV 망에 적용한다면 경제적 이득이 클 것으로 예상된다.

• ETRI Journal
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• 제38권5호
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• pp.981-987
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• 2016

We present a cost-effective dual polarization quadrature phase-shift coherent receiver module using a silica planar lightwave circuit (PLC) hybrid assembly. Two polarization beam splitters and two $90^{\circ}$ optical hybrids are monolithically integrated in one silica PLC chip with an index contrast of $2%-{\Delta}$. Two four-channel spot-size converter integrated waveguide-photodetector (PD) arrays are bonded on PD carriers for transverse-electric/transverse-magnetic polarization, and butt-coupled to a polished facet of the PLC using a simple chip-to-chip bonding method. Instead of a ceramic sub-mount, a low-cost printed circuit board is applied in the module. A stepped CuW block is used to dissipate the heat generated from trans-impedance amplifiers and to vertically align RF transmission lines. The fabricated coherent receiver shows a 3-dB bandwidth of 26 GHz and a common mode rejection ratio of 16 dB at 22 GHz for a local oscillator optical input. A bit error rate of $8.3{\times}10^{-11}$ is achieved at a 112-Gbps back-to-back transmission with off-line digital signal processing.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.95-103
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• 2011

This paper proposes a 6b 1.2 GS/s 47.8 mW 0.17 $mm^2$ 65 nm CMOS ADC for high-rate wireless personal area network systems. The proposed ADC employs a source follower-free flash architecture with a wide input range of 1.0 $V_{p-p}$ at a 1.2 V supply voltage to minimize power consumption and high comparator offset effects in a nanometer CMOS technology. The track-and-hold circuits without source followers, the differential difference amplifiers with active loads in pre-amps, and the output averaging layout scheme properly handle a wide-range input signal with low distortion. The interpolation scheme halves the required number of pre-amps while three-stage cascaded latches implement a skew-free GS/s operation. The two-step bubble correction logic removes a maximum of three consecutive bubble code errors. The prototype ADC in a 65 nm CMOS demonstrates a measured DNL and INL within 0.77 LSB and 0.98 LSB, respectively. The ADC shows a maximum SNDR of 33.2 dB and a maximum SFDR of 44.7 dB at 1.2 GS/s. The ADC with an active die area of 0.17 $mm^2$ consumes 47.8 mW at 1.2 V and 1.2 GS/s.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.83-92
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• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• 대한전자공학회논문지TC
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• 제37권7호
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• pp.18-23
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• 2000

능동 위상배열 안테나는 방사부 및 저잡음증폭기와 위상천이기를 포함하는 능동회로부가 결합된 다수의 채널들로 구성된다. 각각의 채널은 능동회로부의 초기위상 및 이득의 비균일성, 방사소자와 능동회로부의 인터페이스 및 빔성형회로의 편차 등으로 인하여 제각기 다른 양의 초기위상 및 이득값을 갖게 된다. 이는 능동 위상배열 안테나에 내재된 문제점으로서, 설계된 안테나 방사패턴 및 안테나 이득을 실제로 구현하기 위해서는 각각의 채널의 초기위상 및 이득 편차를 보정할 필요가 있다. 본 논문에서는 능동 위상배열 안테나에 대하여 초기위상 및 이득의 편차를 효율적으로 보정하여 안테나 성능을 최대로 향상시키는 새로운 보정 방법을 제시하였다. 실제 이 방법을 수행하여 12개의 상당히 비균일한 채널의 초기위상 천이 및 이득을 보정하여 안테나 이득을 2.0dB 이상 향상시켰다.