• 한국전자파학회논문지
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• 제25권12호
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• pp.1251-1257
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• 2014

본 논문에서는 6~13 GHz 주파수 범위에서 30 kHz 이하의 주파수 분해능과 500 ns 이하의 동조 속도를 갖는 광대역 고속 주파수 합성기 구조를 제안하였다. 광대역에서 빠른 동조 속도와 우수한 위상잡음 특성, 고해상도 주파수 특성을 얻기 위해 DDS(Direct Digital Synthesizer)와 아날로그 직접 주파수 합성기술을 적용하여 주파수 합성기의 출력을 합성하였다. 그리고 광대역 주파수 합성기의 위상잡음 특성을 중첩의 원리를 이용하여 예측하였고 측정 결과와 비교하였다. 제작된 주파수 합성기의 주파수 동조 속도는 500 ns 이하, 위상잡음은 최고 주파수에서 -106 dBc @ 10 kHz 이하, 주파수 정확도는 ${\pm}2kHz$ 이하로 측정 되었다.

• ETRI Journal
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• 제29권4호
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• pp.437-444
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• 2007

A CMOS frequency synthesizer block for multi-band orthogonal frequency division multiplexing ultra-wideband systems is proposed. The proposed frequency synthesizer adopts a double-conversion architecture for simplicity and to mitigate spur suppression requirements for out-of-band interferers in 2.4 and 5 GHz bands. Moreover, the frequency synthesizer can consist of the fewest nonlinear components, such as divide-by-Ns and a mixer with the proposed frequency plan, leading to the generation of less spurs. To evaluate the feasibility of the proposed idea, the frequency synthesizer block is implemented in 0.18-${\mu}m$ CMOS technology. The measured sideband suppression ratio is about 32 dBc, and the phase noise is -105 dBc/Hz at an offset of 1 MHz. The fabricated chip consumes 17.6 mA from a 1.8 V supply, and the die-area including pads is $0.9{\times}1.1\;mm^2$.

• 한국전자파학회논문지
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• 제21권1호
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• pp.69-75
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• 2010

본 논문에서는 클랩형 전압 제어 발진기 회로를 바탕으로 UHF 대역에서 광대역 주파수 합성기를 설계하는 방법을 제시하였다. 전압 제어 발진기의 동작 조건 중 부성 저항 회로와 부하 회로의 위상 변화 특성을 해석하여 동작 범위를 증가시킬 수 있는 방법을 제안하였다. 이러한 방법을 적용하여 광대역 전압 제어 발진기를 설계하고, PLL 기반의 광대역 주파수 합성기를 설계하고 제작하였다. 제작된 주파수 합성기는 0~5 V의 버랙터 제어 전압에서 740~1,530 MHz의 발진 주파수 범위를 갖고, 2~-6 dBm의 출력 전력을 얻었다. 또한 위상 잡음은 10 kHz에서 -77 dBc/Hz, 100 kHz에서 -108 dBc/Hz로 측정되었다.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1074-1080
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• 2013

광대역에서 저 위상 잡음 특성을 갖는 주파수 합성기를 YTO를 이용하여 설계하였다. 위상 잡음을 낮추기 위해 분주비를 줄일 수 있는 offset PLL 구조를 사용하였다. 위상 잡음 모델링을 이용하여 PLL의 loop filter, YTO의 Main 드라이버 회로와 FM 드라이버 회로의 loop filter를 최적화하였다. 또한, 1 Hz 이하의 고해상도를 얻기 위하여 DDS를 기준 신호로 사용하였다. 제작된 주파수 합성기의 위상 잡음은 3.2~6.8 GHz에서 -107 dBc/Hz @10 kHz 이하로 측정되었다. 측정 결과와 위상 잡음 모델링을 통해 계산한 값과 비교한 결과, 잘 일치함을 확인함으로써 위상 잡음 모델링이 타당함을 검증하였다.

• 한국전자파학회논문지
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• 제26권3호
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• pp.333-341
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• 2015

본 논문에서는 0.5~4 GHz 주파수 범위에서 낮은 위상잡음 특성을 갖는 광대역 고속 주파수 합성기 구조를 제안하였다. 광대역에서 빠른 동조 속도를 얻기 위해 DDS(Direct Digital Synthesizer)와 아날로그 직접 주파수 합성 기술을 적용하여 주파수 합성기의 출력을 합성하였다. 특히 낮은 위상잡음 특성을 확보하기 위해 DDS 구동에 필요한 2.4 GHz 클럭신호는 SPD(Sample Phase Detector)를 통해 100 MHz 기준 발진기 신호에 위상 고정된 2.4 GHz VCO(Voltage Controlled Oscillator)를 이용하여 발생시켰다. 그리고 광대역 주파수 합성기의 위상잡음 특성을 이론적으로 예측하고, 이를 측정결과와 비교하였다. 제작된 주파수 합성기의 위상잡음은 최고 주파수에서 -121 dBc @ 100 kHz 이하를 갖는다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.313-317
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• 2003

In this paper, ultra-wideband frequency synthesizer which operates at S-band ($2{\sim}4GHz$) is designed. Designed frequency synthesizer shows the frequency range of $2.2{\sim}4.0GHz$ and output power of $-2{\sim}3dBm$. Phase noise characteristics are measured below -92.0dBc/hz at 100kHz offset frequency in entire sweep range and lock time is measured below 3.55ms. Spurious level is below -62.33dBc at comparison frequency of 1MHz.

• 한국전자파학회논문지
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• 제20권11호
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• pp.1178-1185
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• 2009

본 논문은 2.5 MHz 간격으로 광대역 주파수를 발생하며 응답 시간이 400 nsec 이하인 초고속 이산(discrete) 주파수 합성기를 제안한다. 제안한 주파수 합성기는 고정 주파수 위상 제어 루프(PLL)와 주파수 분배기를 이용해 16개의 기준 신호를 생성하고, 이들을 선택하여 주파수 혼합하는 방식으로 710~1,610 MHz내에서 2.5 MHz 간격의 이산 주파수 신호를 고속으로 생성한다. 제작된 주파수 합성기의 주파수 천이 응답 시간은 평균 350 nsec, 고조파를 비롯한 모든 불요파 신호는 -60 dBc 이하, 위상 잡음 특성은 -94 dBc/Hz @100 Hz, 출력 세기는 평균 21.5 dBm, 평탄도는 2.65 dB 이하로 측정되었다. 또한 주파수 천이 응답 속도를 측정하는 새로운 기법의 측정 방법이 제안되었다.

• 한국전자파학회논문지
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• 제25권12호
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• pp.1243-1250
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• 2014

본 논문에서는 0.5~1.1 GHz 주파수 범위를 갖는 광대역 DDS(Direct Digital Synthesizer) 모듈의 설계 및 제작 결과에 대해 기술하고자 한다. 600 MHz 대역폭을 갖는 광대역 DDS 구현을 위해 DDS의 클럭을 2.4 GHz로 선정하였다. 광대역 DDS의 불요신호(spurious) 특성을 개선하기 위해 출력 불요신호 대비 크기가 같고, 역위상을 갖는 여러 개의 신호들을 동시에 발생시킨 후 DDS 내부에서 출력 신호와 합성하였다. 제작된 DDS 모듈의 불요신호는 상용 DDS 대비 10 dB 정도 개선되었고, DDS 모듈의 동조 속도는 340 ns 이하임을 확인하였다.

• 한국정보통신학회논문지
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• 제11권2호
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• pp.223-228
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• 2007

본 논문에서는 고속 주파수 도약과 높은 주파수 분해도 그리고 광역 주파수 신호를 발생하는 디지털 주파수 합성기를 설계하고 구현한다. 고속 주파수 도약과 미세한 도플러 주파수 보정을 위한 높은 주파수 분해도를 갖는 DDS 기술과 직접 주파수 변환을 위한 광대역 PLL 기술을 적용하여 DVB-RCS 전송을 위한 전송 중간 주파수 신호를 직접 발생하는 주파수 합성기를 구현한다. $2.5{\sim}3.0$ GHz 대역의 500 MHz 사용 주파수 대역내에서 -50 dBc 이하의 스퓨리어스 신호 억압을 제공하고, 0.233 Hz의 세밀한 주파수 분해도와 125 ns 이하의 고속 주파수 도약 특성을 갖는 DFS구조를 갖는다. 또한 제작된 DFS는 광대역 사용주파수 영역에서 3 dB 이내의 이득 평탄도를 나타내었으며, 위상잡음은 1 KHz ?낵쩔【? -75 dBc/Hz의 양호한 특성을 나타내었다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.75-82
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• 2010

본 논문은 다중대역 송수신기 CMOS RFIC 단일 칩을 위한 광대역 델타시그마 분수분주형 주파수합성기에 관한 것이다. 광대역 VCO의 LC Tank에 6-bit Switched Capacitor Array Bank를 작용하여 2340~3940 MHz의 출력주파수 범위를 가지도록 하였으며, 위상동기 전 Capacitor Bank Code를 선택하기위한 VCO Frequency Calibration 회로는 전체 주파수대역에서 $2{\mu}s$이하로 보정을 마치는 뛰어난 성능을 보여준다. 광대역 VCO로부터 T-DMB/DAB/FM Radio의 LO 신호를 생성하기 위해 선택 가능한 다중분주비 ${\div}2$, ${\div}16$, ${\div}32$를 가지는 LO 신호 발생기는 L-Band (1173 ~ 1973 MHz), VHF-III (147 ~ 246 MHz), VFH-II (74~123 MHz)에서 I/Q신호를 생성한다. Integrated Phase Noise는 전체 대역에서 0.8 degree RMS 이하로 측정되어 매우 낮은 위상잡음을 보여주었다. 또한, VCO Frequency Calibration 시간을 포함하는 주파수합성기의 전체 동기시간은 $50{\mu}s$ 이하로 측정되었다. 이 광대역 델타시그마 분수분주형 주파수합성기는 $0.13{\mu}m$ CMOS공정으로 제작되었으며, 1.2 V 전원전압에서 15.8 mA의 전류를 소모한다.