• 한국통신학회논문지
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• 제24권12A호
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• pp.1985-1991
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• 1999

본 논문은 HANbit ACE64 ATM 교환기 시스템의 데이터 경로인 IMI(Inter Module Path)에 사용되는 고속 전송선로인 Twinax 케이블을 two-port lumped Spice-network 모델로 구현하기 위해 lumped 네트워크 요소와 수학적 함수를 사용하여 개발하였다. 사용된 요소들은 저항성분과 주파수의존 전압제어 소스로 구성되어 있고 Hspice 수학적 함수인 FREQ, DELAY, POLY를 사용하여 구현하였다. 구현된 모델을 사용하여 케이블 길이와 종류에 따른 각종 노이즈 분석을 실시하여 그 특성을 비교 분석하였다.

• 전기전자학회논문지
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• 제15권1호
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• pp.23-28
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• 2011

본 논문에서는 CMOS 회로를 이용한 스프레드 스펙트럼 클록 발생기(SSCG)를 제안하고 구현하였다. 지연고정루프(DLL)의 저역통과필터(LPF)에 스프레드 스펙트럼 클럭 변조 로직에 의해 조절되는 전하펌프를 연결하여 전압 제어지연로직(VCDL)에 가해지는 제어전압을 조절함으로써 주파수의 변화를 유도하는 방법을 사용하였다. 이와 같은 구조에서는 변조 비율을 조절하기 위한 부가적인 회로가 필요없기 때문에 레이아웃 면적이 작아지게 되고 전력소모가 작아지는 장점을 갖는다. 스프레드 스펙트럼 클록 발생기는 UMC 0.25um 공정을 이용하여 시뮬레이션 및 레이아웃을 수행하였으며 전체 면적은 290um${\times}$120um^2 이다.

• 한국전자파학회논문지
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• 제22권11호
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• pp.1111-1116
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• 2011

본 논문에서는 기존 CMOS 수동 스위치를 사용한 switched - line 타입 위상변화기의 수동 스위치를 공통게이트 증폭기(양방향 증폭기)로 대체한 60 GHz CMOS 양방향 능동 위상변화기를 제안한다. 양방향 능동 위상변화기는 양방향 증폭기 블록과 수동 delay line 네트워크 블록으로 구성된다. 양방향 증폭기 블록은 순방향과 역방향의 특성이 같도록 설계하기 위해 공통 게이트 증폭기(CGA) 구조가 적합하며, 입력단과 출력단의 매칭은 대칭으로 이루어진다. 또한, 통합 바이어스 회로를 이용하여 1개의 바이어스 전압($V_{DS}$)만으로도 증폭의 방향(순방향, 역방향)과 크기를 조절할 수 있도록 구성하였다. 수동 delay line 네트워크 블록은 마이크로스트립 라인으로 구성하였다. 동부 하이텍 1P8M 130-nm CMOS 공정을 이용하여 90도, 180도 1-bit 양방향 능동 위상변화기를 각각 설계하였고, 시뮬레이션 결과 60 GHz에서 평균 -3 dB의 삽입 손실을 얻었으며, 각각 90도 180도의 위상차를 얻었다.

• 전력전자학회논문지
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• 제9권3호
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• pp.275-284
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• 2004

본 논문은 동적전압보상기(DVR)의 제어를 위한 우수한 성능의 디지털제어기를 제시하고 제어이득(Control Gain)의 설정에 관하여 논한다. DVR계통의 전력회로를 분석하여 DVR의 운전한계를 찾고 그에 따른 제어목표 및 제어기 구조를 제시한다. 디지털 제어기는 인버터의 PWM 스위칭과 함께 제어시스템의 시간지연을 야기한다. 이러한 시간 지연은 제어시스템의 전달함수를 1차수 높게 하여 제어시스템을 더한층 복잡하고 불안정하게 한다. 본 논문은 제어기의 시간지연을 고려하여 제안된 제어기의 이득을 설정하는 방법을 제시하고 인버터의 스위칭 주파수와 관련하여 출력측 필터요소의 설계지침을 제시한다. 제안된 설계방법에 의하여 전디지털화(Full Digital Control) 된 DVR 시스템을 제작하여 이론을 검증한다.

• 한국산업정보학회논문지
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• 제24권2호
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• pp.41-46
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• 2019

전력 시스템에서 직렬 보상기의 적용은 회로 차단기 과도 재기 전압 (Transient Recovery Voltage : TRV) 문제와 같은 다른 장치에 영향을 미친다. 본 논문에서는 TCSC (Thyristor-Controlled Series Capacitor)가 있는 경우와 없는 경우의 선로 차단기에 대한 TRV 효과를 시뮬레이션을 통해 분석하고, TCSC 설치로 인한 TRV 증가를 극복하는 효과적인 방법을 제안한다. 또한 금속 산화물 바리스터 (Metal Oxide Varistor : MOV)에 대한 제안된 보호의 영향에 대해서도 설명한다. 시뮬레이션 모델은 국내의 345 kV 송전선로를 사용하였다. 전력 시스템은 PSCAD (Power Systems Computer Aided Design) / EMTDC (Electro Magnetic Transient Direct Current)를 사용하여 모델링하였다. TRV는 송전선로 및 차단기 단자에서 단락 고장을 구현하여 분석하였고, MOV의 에너지는 보호 동작 알고리즘을 적용하여 해석하였다. 제안된 보호 방안을 적용하는 경우 TRV는 표준을 만족시키지만, 지연 시간이 증가함에 따라 MOV 에너지 용량의 증가하여야 한다. 이 결과를 적용하여 실제 전력 시스템에서 예상되는 전송 선로 고장 상태로 인한 TRV 문제를 해결할 수 있다.

• 한국전자파학회논문지
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• 제19권7호
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• pp.771-777
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• 2008

본 논문에서는 변형된 시간 지연 기법을 이용한 마이크로파 2차 주파수 체배기가 제안되었다. 제안된 주파수 체배기에서는 입력 신호와 지연된 신호 사이에 발생하는 군지연 시간 부정합을 전압 제어 지연 선로(VCDL)를 이용하여 보상하였다. 가변 슈미트 트리거를 이용한 군지연 시간 정합과 신호 파형의 성형(waveform shaping)으로 인해 원하지 않는 기본 주파수($f_0$)와 3, 4차 고조파 성분들이 충분히 제거할 수 있었다. 결과적으로 출력 단자에서는 오직 2 체배된 주파수 성분($2f_0$)만이 우세하게 나타난다 제안된 주파수 체배기는 1.15 GHz의 기본 주파수에서 설계되었고 TSMC 0.18 $\mu m$ 공정을 이용하여 제작되었다. 입력 신호 전력을 0 dBm 인가하였을 때, 2차 체배된 출력 주파수 성분의 측정된 전력은 2.57 dBm이었다. 2차 체배된 주파수 성분에 대해 $f_0,\;3f_0$, 그리고 $4f_0$ 성분의 제거율은 각각 43.65, 38.65, 그리고 35.59 dB이다.

• Journal of information and communication convergence engineering
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• 제3권3호
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• pp.142-145
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• 2005

In this paper, a new programmable DLL (delay locked loop) based clock synthesizer is proposed. DLL has several inherent advantages, such as no phase accumulation error, fast locking and easy integration of the loop filter. This paper proposes a new programmable DLL that includes a PFD(phase frequency detector), a LSI(lock status indicator), and a VCDL(voltage controlled delay line) to generate multiple clocks. It can generate clocks from 3 to 9 times of input clock with $2{\mu}s$ locking time. The proposed DLL operating in the frequency range of 300MHZ-900MHz is verified by the HSPICE simulation with a $0.35{\mu}m$ CMOS process.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.459-464
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• 2013

A reset-free anti-harmonic programmable multiplying delay-locked loop (MDLL) that provides flexible integer clock multiplication for high performance clocking applications is presented. The proposed MDLL removes harmonic locking problems by utilizing a simple harmonic lock detector and control logic, which allows this MDLL to change the input clock frequency and multiplication factor during operation without the use of start-up circuitry and external reset. A programmable voltage controlled delay line (VCDL) is utilized to achieve a wide operating frequency range from 80 MHz to 1.2 GHz with a multiplication factor of 4, 5, 8, 10, 16 and 20. This MDLL achieves a measured peak-to-peak jitter of 20 ps at 1.2 GHz.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.13-22
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• 2010

본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{\pm}1%$이하로 보정된다.

• 전자공학회논문지D
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• 제35D권10호
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• pp.67-75
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• 1998

본 논문에서는 MCM 배선의 특성 임피던스를 제어하는 마이크로스트립의 기하학적 변수에 대해 조사하였고, 50MHz 주파수와 비교하여 500 MHz 주파수에서 전송감쇠, 전송지연, 누화 등을 계산하여 배선의 실제적인 요구조건으로 MCM-L과 MCM-D 배선의 임계길이를 평가하였다. 특성 임피던스 50 을 갖는 MCM-L 과 MCM-D 배선의 실례를 통해, 마이크로스트립의 특성 임피던스를 제어하는데 가장 중요한 변수는 유전체의 두께와 배선의 폭임을 알 수 있었다. 특히, 배선밀도가 높은 MCM-D의 유전체 두께는 적어도 2 m 이내에서 제어되어야 한다. 500 MHz 주파수에서 MCM 배선의 전송감쇠는 문제가 되지 않으나 전송지연은 심각하여 배선과 부하와의 임피던스 정합이 필수적임을 알 수 있었다. MCM-D 배선은 인접배선이 오동작할 만큼 누하가 발생하지 않는데 비하여 MCM-L 배선은 심한 누하로 MCM 기판으로 사용이 불가능할 것으로 판단되었다. 마지막으로, 500 MHz의 고속 MCM 기판 설계에서는 전송선 거동에 대한 연구가 필요한 것을 알 수 있었다.