• 한국정보통신학회논문지
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• 제15권7호
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• pp.1552-1558
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• 2011

본 논문에서는 전압제어지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안하였다. 이 구조를 이용하여 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 칩의 크기를 크게 줄였다. 새로이 제안하는 듀얼루프 위상 자연고정루프에서는 전압제어지연단 경로의 커패시터와 전하펌프의 전류 크기를 조절함으로서 작은 이득 값을 가지는 전압제어지연단을 사용할 수 있다. 제안된 회로는 $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• Journal of electromagnetic engineering and science
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• 제12권2호
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• pp.166-170
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• 2012

This paper presents a tunable composite right/left-handed (CRLH) delay line for a delay line discriminator that linearizes modulated frequency sweep in a frequency modulated continuous wave (FMCW) radar transmitter. The tunable delay line consists of 8 cascaded unit cells with series varactor diodes and shunt inductors. The reverse bias voltage of the varactor diode controlled the group delay through its junction capacitance. The measured results demonstrate a group delay of 8.12 ns and an insertion loss of 4.5 dB at 250 MHz, while a control voltage can be used to adjust the group delay by approximately 15 ns. A group delay per unit cell of approximately 1 ns was obtained, which is very large when compared with previously published results. This group delay can be used effectively in FMCW radar transmitters.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.51-56
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• 2010

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 한국전기전자재료학회논문지
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• 제17권2호
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• pp.144-149
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• 2004

Register Controlled DLL with fast locking and low-power consumption, is described in this paper. Delay monitor scheme is proposed to achieve the fast locking and inverter is inserted in front of delay line to reduce the power consumption, also. Proposed DLL was fabricated in a 0.6${\mu}{\textrm}{m}$ 1-poly 3-metal CMOS technology. The proposed delay monitor scheme enables the DLL to lock to the external clock within 4 cycles. The power consumption is 36㎽ with 3V supply voltage at 34MHz clock frequency.

• 한국전자파학회논문지
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• 제26권3호
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• pp.342-348
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• 2015

본 논문에서는 펄스 모드 발진기와 지연선로를 이용하여 새로운 감지 형태를 갖는 버블형 동작감지기를 제안하고, 설계 및 제작하였다. 제안된 동작감지기는 송신 신호의 펄스폭으로 버블 형태의 감지 영역을 형성하며, 지연선로에 의해 시간 지연되는 거리에 해당하는 물체에서 반사된 신호만을 감지하여 IF 신호를 만들어낸다. 제작된 동작감지기는 중심주파수 8 GHz, 펄스 폭 2 nsec, 펄스 주기 30 nsec를 갖는 펄스 모드 발진기를 신호원으로 사용하였으며, 7 nsec와 12 nsec의 지연 시간을 갖는 선로 2개를 사용하여 1 m, 3 m, 5 m의 위치에 버블막 형태의 감지 영역을 성공적으로 형성하여 물체를 감지하였다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1074-1080
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• 2020

본 논문은 공정, 전압 및 온도에 둔감하며, 출력전압 상태에 따라 3가지 동작모드가 가능한 디지털 제어 벅 변환기를 제안한다. 기존 디지털 제어 방식의 벅 변환기는 A/D 변환기, 카운터 및 딜레이 라인 회로를 사용하여서 정확한 출력 전압을 제어하였다. 정확한 출력 전압 제어를 위해서는 카운터 및 딜레이 라인 비트 수를 증가시켜서 회로 복잡성 증가 문제점을 지니고 있다. 이러한 회로의 복잡성 문제를 해결하기 위해서 제안된 회로에서는 8비트 및 16 비트 양 방향 쉬프트 레지스터를 사용하고 최대 128비트 해상도까지 듀티비 제어가 가능한 벅 변환기를 제안한다. 제안하는 벅 변환기는 CMOS 180 나노 공정 1-poly 6-metal을 사용하여 설계 및 제작하였으며, 2.7V~3.6V의 입력 전압과 0.9~1.8V의 출력 전압을 생성하고, 리플전압은 30mV, 전력 효율은 최대 92.3%, 과도기 응답속도는 4us이다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 한국산업정보학회논문지
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• 제20권1호
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• pp.1-7
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• 2015

In this paper, a 12-bit high resolution, power and area efficiency hybrid digital pulse width modulator (DPWM) with process and temperature (PT) calibration has been proposed for digital controlled DC-DC converters. The hybrid structure of DPWM combines a 6-bit differential tapped delay line ring-mux digital-to-time converter (DTC) schema and a 6-bit counter-comparator DTC schema, resulting in a power and area saving solution. Furthermore, since the 6-bit differential delay line ring oscillator serves as the clock to the high 6-bit counter-comparator DTC, a high frequency clock is eliminated, and the power is significantly saved. In order to have a simple delay cell and flexible delay time controllability, a voltage controlled inverter is adopted to build the deferential delay cell, which allows fine-tuning of the delay time. The PT calibration circuit is composed of process and temperature monitors, two 2-bit flash ADCs and a lookup table. The monitor circuits sense the PT (Process and Temperature) variations, and the flash ADC converts the data into a digital code. The complete circuits design has been verified under different corners of CMOS 0.18um process technology node.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.829-832
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• 2005

This paper describes a wide-range dual-loop Delay Locked Loop (DLL) using Voltage Controlled Delay Line (VCDL) based on Transmission Gate(TG) inverters. One loop is used when the minimum VCDL delay is greater than a half of $T_{REF}$, the reference clock period. The other loop is initiated when the minimum delay is less than $0.5{\times}T_{REF}$. The proposed VCDL improves the dynamic operation range of a DLL. The DLL with a VCDL of 10 TG inverters provides a lock range from 70MHz to 700MHz when designed using $0.18{\mu}m$ CMOS technology with 1.8 supply voltage. The DLL consumes 11.5mW for locking operation with a 700MHz reference clock. The proposed DLL can be used for high-speed memory devices and processors, communication systems, high-performance display interfaces, etc.

• 한국전자파학회논문지
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• 제23권7호
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• pp.784-790
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• 2012

본 논문에서는 UWB의 6~10 GHz 주파수 대역을 위한 디지털 방식의 CMOS UWB 펄스 발생기를 제안하였다. 제안된 펄스 발생기는 매우 적은 전력 소모와 간단한 구조로 설계 및 구현되었다. 이 펄스 발생기는 가변되는 shunt capacitor 방식으로 구성된 CMOS delay line을 사용하여 중심 주파수를 제어할 수 있게 하였고, Gaussian Pulse Shaping 회로를 이용하여 FCC 등에서 제시하는 UWB 스펙트럼 규정을 만족할 수 있도록 설계하였다. 측정결과, 가변 가능한 중심 주파수는 4.5~7.5 GHz까지 자유롭게 조절이 가능하였고, 펄스의 폭은 대략 1.5 ns였다. 그리고 10 MHz의 PRF 조건에서 310 mV pp의 크기의 펄스 신호를 보여주었다. 회로는 0.13 um CMOS 공정으로 제작되었고, 코어의 크기는 $182{\times}65um^2$로 매우 작은 크기로 설계되었으며, 평균 소모 전력은 1.5 V 전원을 사용하는 출력 buffer에서 11.4 mW를 소모하고, 이를 제외한 코어에서는 0.26 mW의 매우 작은 전력을 소모하고 있다.