• 소성∙가공
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• 제13권1호
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• pp.65-71
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• 2004

Recent electronic equipment becomes smaller, more functional, and more complex. According to these trends, LTCC(low temperature co-fired ceramic) has been emerged as a promising technology in packaging industry. It consists of multi-layer ceramic sheet, and the circuit has 3D structure. In this technology via hole formation plays an important role because it provides an electric path for the packaging interconnection network. Therefore via hole qualify is very important for ensuring performance of LTCC product. Via holes are formed on the green sheet that consists of ceramic(before sintering) layer and PET(polyethylene terephthalate) one. In this paper we found the correlation between hole quality and process condition such as PET thickness and ceramic thickness. The shear behavior of double layer sheet by micro hole punching which is different from that of single layer one was also discussed.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2003년도 추계학술대회논문집
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• pp.101-106
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• 2003

Recent electronic equipment becomes smaller, more functional, and more complex. According to these trends, LTCC(low temperature co-fired ceramic) has been emerged as a promising technology in packaging industry. It consists of multi-layer ceramic sheet, and the circuit has 3D structure. In this technology via hole formation plays an important role because it provides an electric path for the packaging interconnection network. Therefore via hole quality is very important for ensuring performance of LTCC product. Via holes are formed on the green sheet that consists of ceramic(before sintering) layer and PET(polyethylene Terephthalate) one. In this paper we found the correlation between hole quality and process condition such as ceramic thickness, and tool size. The shear behavior of double layer sheet by micro hole punching which is different from that of single layer one was also discussed.

• 한국정밀공학회지
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• 제27권10호
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• pp.14-22
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• 2010

The most costly and time-consuming process in the fabrication of today's multi-layer circuit board is drilling interconnection holes between adjacent layers and via holes within a layer. Decreasing size of via holes being demanded and growing number of via holes per panel increase drilling costs. Component density and electronic functionality of today's multi-layer circuit boards can be improved with the introduction of cost-effective, variable depth laser drilled blind micro via holes, and interconnection holes. Laser technology is being quickly adopted into the circuit board industry but can be accelerated with the introduction of a true production laser drilling system. In order to get optimized condition for drilling to FPCB (Flexible Printed Circuit Board), we use various drill pattern as drill step. For productivity, we investigate drill path optimization method. And for the precise drilling the thermal drift of scanner and temperature change of scan system are tested.

• 마이크로전자및패키징학회지
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• 제15권2호
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• pp.29-36
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• 2008

본 연구에서는 MEMS 소자의 직접화 및 소형화에 필수적인 through-wafer via interconnect의 신뢰성 문제를 연구하였다. 이를 위하여 Au-Sn eutectic 접합 기술을 이용하여 밀봉(hermetic) 접합을 한 웨이퍼 레벨 MEMS 패키지 소자를 개발하였으며, 전기도금법을 이용하여 수직 through-hole via 내부를 구리로 충전함으로써 전기적 연결을 시도하였다. 제작된 MEMS 패키지의 크기는 $1mm{\times}1mm{\times}700{\mu}m$이었다. 제작된 MEMS패키지의 신뢰성 수행 결과 비아 홀(via hole)주변의 크랙 발생으로 패키지의 파손이 발생하였다. 구리 through-via의 기계적 신뢰성에 영향을 줄 수 있는 여러 인자들에 대해서 수치적 해석 및 실험적인 연구를 수행하였다. 분석 결과 via hole의 크랙을 발생시킬 수 있는 파괴 인자로서 열팽창 계수의 차이, 비아 홀의 형상, 구리 확산 현상 등이 있었다. 궁극적으로 구리 확산을 방지하고, 전기도금 공정의 접합력을 향상시킬 수 있는 새로운 공정 방식을 적용함으로써 비아 홀 크랙으로 인한 패키지의 파괴를 개선할 수 있었다.

• 마이크로전자및패키징학회지
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• 제12권2호
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• pp.111-119
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• 2005

직경 $75{\mu}m$ 높이 $90{\mu}m$및 $150{\mu}m$ 피치의 Cu via를 통한 삼차원 배선구조를 갖는 스택 시편을 deep RIE를 이용한 via hole 형성공정 , 펄스-역펄스 전기도금법에 의한 Cu via filling 공정, CMP를 이용한 Si thinning 공정, photholithography, 금속박막 스퍼터링, 전기도금법에 의한 Cu/Sn 범프 형성공정 및 플립칩 공정을 이용하여 제작하였다. Cu via를 갖는 daisy chain 시편에서 측정한 접속범프 개수에 따른 daisy chain의 저항 그래프의 기울기로부터 Cu/Sn 범프 접속저항과 Cu via 저항을 구하는 것이 가능하였다. $270^{\circ}C$에서 2분간 유지하여 플립칩 본딩시 $100{\times}100{\mu}m$크기의 Cu/Sn 범프 접속저항은 6.7 m$\Omega$이었으며, 직경 $75 {\mu}m$, 높이 $90{\mu}m$인 Cu via의 저항은 2.3m$\Omega$이었다.

• 전자공학회논문지A
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• 제32A권8호
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• pp.47-55
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• 1995

Proximity-coupled open-end microstrip interconnections in bilevel planar structures are investigated through three-dimensional finite-difference time-domain(3D-FDTD) method. Three types of EMC (electromagnetically coupled) microstriplines are considered, collinear lines, transverse lines and modified EMC structure. From the analyzed results, it is found that these EMC interconnections have the coupling coefficient enough to interconnect lines in bilevel structures over a broad-band. The computed results of the modified EMC structure was compared with measurement from physical model and the computed results of via hole interconnection.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.45-50
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• 2006

3D package의 SiP에서 구리의 via filling은 매우 중요한 사항으로 package밀도가 높아짐에 따라 via의 크기가 줄어들며 전기도금법을 이용한 via filling이 연구되어왔다. Via filling시 via 내부에 결함이 발생하기 쉬운데 전해액 내에 억제제, 가속제등 첨가제를 첨가하고 펄스-역펄스(PRC)의 전류파형을 인가하여 결함이 없는 via의 filling이 가능하다. 본 연구에서는 건식 식각 방법 중 하나인 DRIE법을 이용하여 깊이 $100{\sim}190\;{\mu}m$, 직경이 각각 $50{\mu}m,\;20{\mu}m$인 2가지 형태의 via을 형성하였다. DRIE로 via가 형성된 Si wafer위에 IMP System으로 Cu의 Si으로 확산을 막기 위한 Ta층과 전해도금의 씨앗층인 Cu층을 형성하였다. Via시편은 직류, 펄스-역펄스의 전류 파형과 억제제, 가속제, 억제제의 첨가제를 모두 사용하여 filling을 시도하였고, 공정 후 via의 단면을 경면 가공하여 SEM으로 관찰하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2008년도 추계학술대회 논문집
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• pp.743-744
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• 2008

• Journal of Welding and Joining
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• 제24권2호
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• pp.64-70
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• 2006

The 3-dimensional (3D) chip stacking technology is a leading technology to realize a high density and high performance system in package (SiP). There are several kinds of methods for chip stacking, but the stacking and interconnection through Cu filled through-hole via is considered to be one of the most advanced stacking technologies. Therefore, we studied the optimum process of through-hole via formation and Cu filling process for Si wafer stacking. Through-hole via was formed with DRIE (Deep Reactive ion Etching) and Cu filling was realized with the electroplating method. The optimized conditions for the via formation were RE coil power of 200 W, etch/passivation cycle time of 6.5 : 6 s and SF6 : C4F8 gas flow rate of 260 : 100 sccm. The reverse pulsed current of 1.5 A/dm2 was the most favorable condition for the Cu electroplating in the via. The Cu filled Si wafer was chemically and mechanically polished (CMP) for the following flip chip bumping technology.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2007년도 추계학술대회 논문집
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• pp.57-58
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• 2007

본 연구에서는 실리콘 식각 공정 중 하나인 BOSCH 공정 이후 문제가 되는 scallops를 후처리 공정인 RCA 클리닝 공정, KOH와 IPA를 이용한 습식식각 공정을 이용하여 제거하는 방법을 개발하였다. 또한 Via-Hole 에칭 공정이후 전기적 절연을 위해 측벽에 증착된 TEOS 표면에 대하여 분석하였다.