Journal of the Microelectronics and Packaging Society (마이크로전자및패키징학회지)
- Volume 13 Issue 4
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- Pages.45-50
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- 2006
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- 1226-9360(pISSN)
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- 2287-7525(eISSN)
The Effects of Current Types on Through Via Hole Filling for 3D-SiP Application
전류인가 방법이 3D-SiP용 Through Via Hole의 Filling에 미치는 영향
- Chang, Gun-Ho (Dept. of Materials Science and Engineering, Hongik University) ;
- Lee, Jae-Ho (Dept. of Materials Science and Engineering, Hongik University)
- Published : 2006.12.30
Abstract
Copper via filling is the important factor in 3-D stacking interconnection of SiP (system in package). As the packaging density is getting higher, the size of via is getting smaller. When DC electroplating is applied, a defect-free hole cannot be obtained in a small size via hole. To prevent the defects in holes, pulse and pulse reverse current was applied in copper via filling. The holes,
3D package의 SiP에서 구리의 via filling은 매우 중요한 사항으로 package밀도가 높아짐에 따라 via의 크기가 줄어들며 전기도금법을 이용한 via filling이 연구되어왔다. Via filling시 via 내부에 결함이 발생하기 쉬운데 전해액 내에 억제제, 가속제등 첨가제를 첨가하고 펄스-역펄스(PRC)의 전류파형을 인가하여 결함이 없는 via의 filling이 가능하다. 본 연구에서는 건식 식각 방법 중 하나인 DRIE법을 이용하여 깊이