• 제목/요약/키워드: Via

검색결과 28,077건 처리시간 0.049초

Numerical simulation of hollow steel profiles for lightweight concrete sandwich panels

  • Brunesi, E.;Nascimbene, R.;Deyanova, M.;Pagani, C.;Zambelli, S.
    • Computers and Concrete
    • /
    • 제15권6호
    • /
    • pp.951-972
    • /
    • 2015
  • The focus of the present study is to investigate both local and global behaviour of a precast concrete sandwich panel. The selected prototype consists of two reinforced concrete layers coupled by a system of cold-drawn steel profiles and one intermediate layer of insulating material. High-definition nonlinear finite element (FE) models, based on 3D brick and 2D interface elements, are used to assess the capacity of this technology under shear, tension and compression. Geometrical nonlinearities are accounted via large displacement-large strain formulation, whilst material nonlinearities are included, in the series of simulations, by means of Von Mises yielding criterion for steel elements and a classical total strain crack model for concrete; a bond-slip constitutive law is additionally adopted to reproduce steel profile-concrete layer interaction. First, constitutive models are calibrated on the basis of preliminary pull and pull-out tests for steel and concrete, respectively. Geometrically and materially nonlinear FE simulations are performed, in compliance with experimental tests, to validate the proposed modeling approach and characterize shear, compressive and tensile response of this system, in terms of global capacity curves and local stress/strain distributions. Based on these experimental and numerical data, the structural performance is then quantified under various loading conditions, aimed to reproduce the behaviour of this solution during production, transport, construction and service conditions.

HCML 배선기판에서 비아홀 구조에 대한 경험적 모델 (Empirical Model of Via-Hole Structures in High-Count Multi-Layered Printed Circuit Board)

  • 김영우;임영석
    • 대한전자공학회논문지SD
    • /
    • 제47권12호
    • /
    • pp.55-67
    • /
    • 2010
  • 고다층 배선 기판에 형성된 개방 스터브(open stub)를 제거한 후면드릴가공홀(Back-Drilled-Hole, BDH)과 일반적인 구조인 관통홀(Plated-Through-Hole, PTH) 구조의 전기적 특성에 대한 분석을 하였으며, 고속 선호를 부품 실장면으로부터 내층의 스트립라인으로 전송하기 위해 비아홀의 급전 길이가 가장 긴 전송층을 선택하였다. 10 GHz의 광대역 주파수 내에서 실험계획법(DOE, design of experiment)을 적용하여 비아홀 구조 내에 외층과 급전층 사이의 비아홀의 길이, 접지층에 형성된 천공(anti-pad)의 크기와 급전층에 형성된 패드 (pad)의 크기가 최대 반사 손실 반전력 주파수와 삽입 손실에 미치는 영향을 분석하였다. 이로 부터 거시적 모델(macro model)을 위한 회귀 실험식을 추출하여 실험 결과와 비교 평가하였고, 실험 영역 외에서도 측정 결과와 5% 이내의 오차를 보이고 있음을 확인하였다.

고출력 LED 패키지의 Thermal Via 형성을 위한 Si 기판의 이방성 습식식각 공정 (Anisotropic Wet-Etching Process of Si Substrate for Formation of Thermal Vias in High-Power LED Packages)

  • 유병규;김민영;오태성
    • 마이크로전자및패키징학회지
    • /
    • 제19권4호
    • /
    • pp.51-56
    • /
    • 2012
  • 습식공정으로 thermal via용 SI 관통 via를 형성하기 위해 TMAH 용액의 농도와 온도에 따른 Si 기판의 이방성 습식식각 거동을 분석하였다. TMAH 용액의 온도를 $80^{\circ}C$로 유지한 경우, 5 wt%, 10 wt% 및 25 wt% 농도의 TMAH 용액은 각기 $0.76{\mu}m/min$, $0.75{\mu}m/min$$0.30{\mu}m/min$의 Si 식각속도를 나타내었다. 10 wt% TMAH 용액의 온도를 $20^{\circ}C$$50^{\circ}C$로 유지시에는 각기 $0.07{\mu}m/min$$0.23{\mu}m/min$으로 식각속도가 저하하였다. Si 기판의 양면에 동일한 형태의 식각 패턴을 형성하여 $80^{\circ}C$의 10 wt% TMAH 용액에 장입하고 5시간 식각하여 깊이 $500{\mu}m$의 관통 via hole을 형성하였다.

열린 비아 Hole의 전기도금 Filling을 이용한 Cu 관통비아 형성공정 (Cu Through-Via Formation using Open Via-hole Filling with Electrodeposition)

  • 김재환;박대웅;김민영;오태성
    • 마이크로전자및패키징학회지
    • /
    • 제21권4호
    • /
    • pp.117-123
    • /
    • 2014
  • 써멀비아나 수직 배선으로 사용하기 위한 Cu 관통비아를 열린 비아 hole의 top-down filling 도금공정과 bottom-up filling 도금공정으로 형성 후 미세구조를 관찰하였다. 직류도금전류를 인가하면서 열린 비아 홀 내를 top-down filling 도금하거나 bottom-up filling 도금함으로써 내부기공이 없는 건전한 Cu 관통비아를 형성하는 것이 가능하였다. 열린 비아 홀의 top-down filling 공정에서는 Cu filling 도금 후 시편의 윗면과 밑면에서 과도금된 Cu 층을 제거하기 위한 chemical-mechanical polishing(CMP) 공정이 요구되는데 비해, 열린 비아 홀의 bottom-up filling 공정에서는 과도금된 Cu층을 제거하기 위한 CMP 공정이 시편 윗면에서만 요구되는 장점이 있었다.

용융솔더를 이용한 TSV 필링 연구 (TSV filling with molten solder)

  • 고영기;유세훈;이창우
    • 대한용접접합학회:학술대회논문집
    • /
    • 대한용접접합학회 2010년도 춘계학술발표대회 초록집
    • /
    • pp.75-75
    • /
    • 2010
  • 3D 패키징 기술은 전기소자의 소형화, 고용량화, 저전력화, 높은 신뢰성등의 요구와 함께 그 중요성이 대두대고 있다. 이러한 3D 패키징의 연결방법은 와이어 본딩 또는 플립칩등의 기존의 방법에서 TSV(Through Silicon Via)를 이용하여 적층하는 방법이 주목받고 있다. TSV는 기존의 와이어 본딩과 비교하여 고집적도, 빠른 신호전달, 낮은 전력소비 등의 장점을 가지고 있어 많은 연구가 진행되고 있다. TSV의 세부 공정 중 비아필링(Via filling)기술은 I/O수 증가와 미세피치화에 따른 비아(Via) 직경의 감소 및 종횡비(Via Aspect Ratio)증가로 인해 기존 필링 공정으로는 한계가 있다. 기존의 비아 홀(Via hole)에 금속을 필링하기 위한 방법으로 전기도금법이 많이 사용되고 있으나, 전기도금법은 전기도금액 조성, 첨가제의 종류, 전류밀도, 전류모드 등에 따라 결과물에 큰 차이가 발생되어, 최적공정조건의 도출이 어렵다. 또한 20um이하의 비아직경과 높은 종횡비로 인하여 충진시 void형성등의 문제점이 발생하기도 한다. 본 연구에서는 용융솔더와 진공을 이용하여 비아를 필링시켰다. 이 방법은 관통된 비아가 형성된 웨이퍼 양단에 압력차를 주어, 작은 직경을 갖는 비아 홀의 표면장력을 극복하고, 용융상태의 솔더가 관통된 비아 홀 내부로 필링되는 방법이다. 관통 비아홀이 형성 된 웨이퍼 위에 솔더페이스트를 $250^{\circ}C$이상 온도를 가해 용융상태로 만든 후 웨이퍼 하부에 진공을 형성하여 필링하는 방법과 용융솔더를 노즐을 통하여 위쪽으로 유동시켜 그 위에 비아홀이 형성된 웨이퍼를 접촉하고 웨이퍼 상부에 진공을 형성하여 필링하는 방법으로 실험을 각각 실시하였다. 이 때, 웨이퍼 두께는 100um이하이며 홀 직경은 20, 30um, 웨이퍼 상부와 하부의 진공차는 약 0.02~0.08Mpa, 진공 유지시간은 1~3s로 실시하여 최적 조건을 고찰하였다. 각 조건에 따른 필링 후 단면을 전자현미경(FE-SEM)을 통해 관찰하였다. 실험 결과 0.04Mpa 이상에서 1s내의 시간에 모든 비아홀이 기공(Void)없이 완벽하게 필링되는 것을 관찰하였으며 이 결과는 기존의 방법에 비하여 공정시간을 감소시켜 생산성이 대폭 향상 될 수 있는 방법임을 확인하였다.

  • PDF