• 대한전자공학회논문지SD
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• 제45권6호
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• pp.68-73
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• 2008

본 논문에서는 시간분할 워터마크 삽입 알고리즘을 제안하고, 동영상 압축 표준인 H.264/AVC에 적용하였다. 시간분할 워터마크 삽입 알고리즘은 워터마크를 여러 조각으로 나눈 후, 각각의 조각을 여러 프레임의 공간영역에 나눠 삽입하는 것으로, 이러한 삽입 방법을 통해 비가시성과 내성을 가지며, 동영상 인코더의 변경 없이 알고리즘 적용할 수 있는 장점이 있다. 그리고 주파영역에 워터마크를 삽입하는 기존 방법과는 달리 모든 동영상 압축 표준에 적용 가능한 장점을 가진다. 제안하는 알고리즘의 검증을 위해 워터마크 코어를 Verilog-HDL로 구현 했으며, Excalibur와 H.264/AVC 참조코드를 사용해 하드웨어 및 소프트웨어 통합검증을 수행했다. 검증결과 워터마크가 삽입된 영상과 원본 영상간의 PSNR은 60dB이상 이였으며, 양자화 파라미터 28을 가지는 H.264/AVC 인코딩에서도 워터마크가 80% 이상 유지됨을 확인하였다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1469-1472
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• 2019

자동차에 사용하는 CAN 버스는 노드에 주소를 부여하지 않기 때문에 여러 노드 중 하나가 해킹을 당하여 악의적인 데이터 프레임을 전송하여도 어느 노드가 해킹 당했는지 식별하기 어렵다. 하지만 이러한 CAN 버스의 내부 공격은 자동차의 안전에 큰 위협이 될 수 있으므로 CAN 버스의 물리 계층에서 신속하게 대처하여야 한다. 본 논문에서는 CAN 버스 상에서 악의적인 데이터 프레임이 감지되면 침입 감지 시스템이 내부 공격 노드의 에러 카운터를 증가시켜서 버스에서 분리시킴으로서 악의적인 공격을 방어하는 기법을 제안하였다. 제안한 기법을 탑재한 CAN 컨트롤러를 Verilog HDL을 이용하여 구현하였고, 이를 통해 제안한 기법이 CAN 버스의 악의적인 내부 공격을 방어할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.90-97
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• 2006

본 논문에서는 Multi-band OFDM(MB-OFDM) 시스템에 적합한 고속 연판정 비터비 디코더의 효율적인 하드웨어 구조에 대해서 제시한다. MB-OFDM 시스템은 최대 480Mbps의 데이터 속도를 처리해야 하고 시스템 클럭으로 528MHz가 제공되기 때문에, 설계의 신뢰도를 향상시키기 위해 병렬처리 구조를 사용한다. 따라서, 비터비 디코더도 여러 개의 데이터를 동시에 처리하는 병렬처리 구조를 지원해야 하며, 또한 고속의 데이터를 처리하기 위한 하드웨어 구조를 사용해야 한다. 본 논문에서는 4-way 병렬처리에 적합하면서도 동시에 하드웨어 부담을 최소화할 수 있는 비터비 디코더의 하드웨어 구조를 제시한다. 이를 위해, 비터비 디코더의 핵심 기능블록이라 할 수 있는 ACS의 다양한 구조를 비교 및 분석하고 하드웨어와 동작속도 측면에서 가장 적합한 구조를 찾아내도록 한다. 최적의 하드웨어 구조로 설계된 비터비 디코더는 Verilog HDL로 설계 및 검증되었으며, 하드웨어 복잡도 및 동작속도 측정을 위해 TSMC 0.13um 공정으로 합성되었다. 합성결과, 제시된 구조는 약 280K 게이트로 구성되었으며 MB-OFDM 시스템이 요구하는 동작 주파수내에서 동작함을 확인하였다.

• 전자공학회논문지SC
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• 제46권4호
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• pp.17-22
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• 2009

FlexRay는 차량의 성능향상과 많은 전자제어 유닛으로 인해 발생하는 배선 및 성능저하를 개선하기 위한 고성능 통신 시스템 네트워크의 표준이다. 최대 10Mbps의 데이터 전송 속도를 가지며 2개의 채널을 통해 동시에 전송할 수 있다. FlexRay 시스템을 하드웨어로 구현하기 위해 SDL로 설계된 결과를 토대로 Verilog HDL을 이용하여 설계하였고, Magna/Hynix 0.18 um 공정을 이용해 Synopsys Design Compiler를 사용해 합성하였다. FlexRay 시스템에서 여러 노드 사이의 통신 제어를 위해 active star와 passive star가 사용되는데 active star는 최대 10Mbps의 빠른 데이터 전송에 주로 쓰인다. 본 논문에서는 active star를 이용한 FlexRay 네트워크를 구현하기 위해 설계한 FlexRay 시스템 외에 active star를 제어하기 위한 별도의 controller를 구현하였고 하나의 송신노드에 두 개의 수신노드를 연결하여 각각의 수신노드에 다른 프레임 메시지를 전송하는 실험을 통하여 올바른 동작이 이뤄짐을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.20-25
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• 2009

본 논문에서는 모바일 환경 기반의 3차원 그래픽 연산을 위한 조명처리 엔진 및 쉐이더 프로세서에 사용 가능한 제곱근과 역제곱근 연산기의 구조를 제안한다. 제안하는 구조는 Taylor 전개식을 기반으로 하여 참조 테이블 및 보정 유닛으로 구성되어 있어 참조 테이블의 크기를 줄였다. 연산 결과는 IEEE-754 표준의 단정도 32 bit 부동소수점 형식과 모바일 환경을 위하여 이를 축소한 24 bit 부동소수점 형식에 대해 OpenGL 1.x ES 에서 요구하는 $10^{-5}$의 정확도를 거의 만족한다. 제안된 구조에 따라 설계된 제곱근 및 역제곱근 연산기는 Verilog-HDL을 사용하여 설계되었으며 파라미터 변경을 통하여 24 bit와 32 bit 연산이 가능하도록 합성이 가능하고 1사이클의 잠복기를 갖는다. 설계된 연산기들의 동작은 FPGA를 이용한 검증시스템을 통하여 검증하였다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.36-42
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• 2009

본 논문은 modified Booth 곱셈기를 위한 고성능 파이프라인 구조를 제안하고 있다. 제안하는 곱셈기 회로는 곱셈 속도를 향상시키기 위해 가장 널리 사용되는 기술인 modified Booth 알고리즘과 파이프라인 구조에 기반을 두고 있다. 최적의 파이프라인 곱셈기를 구현하기 위해 많은 실험이 수행되었다. 파이프라인의 단 수가 증가할수록 회로 속도 향상율이 회로 크기 증가율보다 더 크며, 파이프라인 레지스터를 적절한 위치에 삽입하는 것이 중요하다는 사실이 실험 결과를 통해 확인되었다. 제안하는 modified Booth 곱셈기 회로를 Verilog HDL로 설계하였으며 0.13um 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 합성된 회로는 다른 곱셈기들에 비해 좋은 성능을 나타내었으며, GHz 범위에서 동작할 수 있으므로 광통신 시스템과 같은 극히 높은 성능을 필요로 하는 응용 시스템에서 사용될 수 있다.

• 대한전자공학회논문지TC
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• 제43권1호
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• pp.49-56
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• 2006

본 논문에서는 2003년 표준화된 저속, 저전력, 저가의 근거리 무선 통신망(WPAN, Wireless Personal Area Network)기술로서 유비쿼터스 센서 네트워크를 위한 IEEE 802.15.4 LR-WPAN 표준의 2.4GHz 대역의 물리계층에 대한 설계 및 검증에 관해 기술하였다. IEEE 802.15.4 LR-WPAN 표준에서 제시하는 주파수 tolerance 인 ${\pm}40ppm$을 만족하는 반송파 주파수 옵셋 보상 방법과 다양한 유비쿼터스 센서 네트워크 환경에 적절하게 반응하기 위한 임계값 재 설정 방법의 적응형 정합 필터에 기반한 심볼 동기부를 설계하였다. 본 논문에서 제안한 방법에 의해 동기를 위한 연산량이 i, q 위상에서 각각 1/l6으로 감소가 되었으며, 약 0.5dB의 성능 향상을 얻을 수 있었다. 하드웨어 구현은 verilog HDL을 사용하였고, FGPA를 이용한 테스트 보드를 통해 성능 검증을 수행하였다.

• 전자공학회논문지S
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• 제36S권12호
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• pp.67-75
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• 1999

본 논문에서는 뛰어난 에너지 압축성능에 의해 영상압축을 포함한 여러 응용분야에서 널리 사용되고 있는 웨이브렛 변환 필터를 ASIC(Application Specific Intergrated Circuit) 설계하였으며, 동작 특성 및 성능은 Verilog-HDL(Hardware Discription Language)를 통해 구현 및 분석하였다. 본 논문에서 설계한 웨이브렛 변환 필터는 데이터의 처리 속도를 향상시키기 위해 라인메모리(line memory)를 사용하였다. 이는 일반적으로 fast-page mode로 DRAM 데이터를 읽고 쓸 때에 수평방향으로는 데이터의 입출력이 빠르게 행해지는 반면 수직방향으로는 수평방향에 비해 현저하게 입출력 속도가 떨어지게 되는 단점을 개선하기 위해서이다. 그 결과 칩의 크기가 커지는 반면 1 프레임 처리속도가 4.66ms로 TV 동영상 데이터 1 프레임 처리속도의 한계인 33ms를 충분히 만족하여 실시간 처리가 가능함을 알 수 있었다.

• 전자공학회논문지
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• 제52권9호
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• pp.45-53
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• 2015

적응적 가중치 윈도우 알고리즘은 기존의 지역적 정합방법의 단점인 낮은 정합률을 보완하면서 전역적 방법에 비하여 실시간 하드웨어 설계가 용이하다는 장점을 갖고 있다. 본 논문에서는 객체를 분리하는데 더 유리한 지오데식 가중치 윈도우 알고리즘을 사용하여 실시간 처리가 가능한 시스템을 설계하였다. 효율적인 하드웨어 설계와 처리 효율을 높이기 위해 데이터 의존성에 따른 스케줄링을 분석하였고 계산시간이 가장 긴 가중치 계산을 기준으로 계산 단계를 최소화하여 병렬 처리를 적용하였다. 지수함수 연산은 에러분석을 기반으로 계단(step) 함수로 구현하여 하드웨어 자원을 줄이고 설계 효율을 높였다. 설계한 시스템은 verilogHDL로 설계되었으며 동부하이텍 0.18um 라이브러리를 사용하여 Synopsis를 통해 합성하였고 츠쿠바 영상을 기준으로 2.22%의 에러율과 260MHz(25fps)의 최대 동작주파수, 182K 게이트의 하드웨어 자원을 사용한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.369-372
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• 2003

본 논문에서는 IEEE 802.113의 표준안에 정의된 OFDM (Orthogoanl Frequency Division Multiplexing) 기반의 무선 LAN 시스템의 수신기를 구현하였다. OFDM 방식은 데이터 전송시 다수의 직교 반송파를 사용하여 병렬전송을 하기 때문에 오류 정정 부호와 함께 사용할 때 고속 데이터 전송시에 나타나는 주파수 선택적 페이딩을 극복할 수 있다. 그러나 수신단에서 동기가 이루어지지 않는 경우 부반송파 사이에 직교성이 파괴되어 채널간 간섭이 발생하여 오류 성능이 크게 저하된다. 따라서 시스템의 동기를 이루기 위해 심볼을 구성하는 부반송파 사이의 위상관계를 이용하여 OFDM 신호의 주파수 옵셋을 추정하였으며 단일탭 등화기를 통하여 채널상의 잡음에 의한 오차를 개선하였다. 효율적인 하드웨어 구성을 위해 이들 블록을 Verilog HDL으로 모델링 하였으며 표준안의 벡터를 이용하여 기능 검증 및 성능 평가를 수행하였다.