• ETRI Journal
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• 제37권3호
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• pp.562-572
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• 2015

For a multiprocessor System-on-Chip (MPSoC) to achieve high performance via parallelism, we must consider how to partition a given application into different components and map the components onto multiple processors. In this paper, we propose a software pipeline-based partitioning method with cyclic dependent task management and communication optimization. During task partitioning, simultaneously considering computation load balance and communication optimization can cause interference, which leads to performance loss. To address this issue, we formulate their constraints and apply an integer linear programming approach to find an optimal partitioning result - one that requires a trade-off between these two factors. Experimental results on a reconfigurable MPSoC platform demonstrate the effectiveness of the proposed method, with 20% to 40% performance improvements compared to a traditional software pipeline-based partitioning method.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.605-606
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• 2006

Voltage Controlled Oscillator(VCO) plays an important role in today's communication systems. Especially, a Clock Generator(CG) in phase-locked loop(PLL) is usually realized by the VCO. This paper proposes a new VCO with a controllable duty cycle buffer, that can be adopted in low-power high-speed communication systems. Delay cell of the VCO is implemented with gilbert cell. Frequency dynamic range of the VCO is in the range of approximately $50MHz{\sim}500MHz$. Parameters with N-well CMOS 0.18-um process with 1.8V supply voltage was used for the simulations.

• 한국통신학회논문지
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• 제36권11C호
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• pp.662-672
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• 2011

본 논문은 새로운 경계선 보존 알고리즘을 이용하여 블록화 현상을 제거하는 디블로킹 필터와 HD해상도의 실시간 영상처리가 가능한 디블로킹 필터의 VLSI구조를 제안한다. 기존의 블록 분류 기반의 접근 방법과 달리 제안된 알고리즘은 픽셀 분류 기반 접근을 사용한다. 또한 제안된 경계선 보존 맵은 픽셀을 경계선 영역과 평탄 영역으로 분류하며, 블록화 현상 제거에 사용되는 오프셋 필터와 경계선 보존 필터의 기반이 된다. 이를 바탕으로 제안된 디블로킹 필터의 VLSI구조는 고연산량 처리를 위하여 블록 전체에 파이프라인 기법을 적용하였다. 또한 블록 버퍼를 위한 메모리 절감 구조는 메모리의 사용을 최적화 시킨다. 본 필터는 VHDL을 이용한 설계를 통하여 CycloneII FPGA상에서 구현된 구조의 동작을 검증 후, Synopsys의 Design Compiler와 ANAM 0.25 ${\mu}m$ CMOS cell library로 합성하여 칩으로 구현하였을 때의 성능을 예측하였다. 제안된 알고리즘의 실험 결과는 세밀한 영상성분을 보존하면서 효과적으로 블록화 현상을 제거하며, 픽셀 분류 기반에서 제안된 알고리즘은 블록 분류 기반보다 PSNR 성능이 우수함을 보였다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.74-86
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• 2002

본 논문은 결정 궤환 구조를 갖는 차동 위상 검출기의 고속 데이터 처리를 위한 VLSI 구조를 제안한다. 기존 차동 위상 검출 방식의 낮은 BER 성능을 극복하기 위해 DF-DPD, DPD-RGPR, DFDPD-SA 등의 다중 심볼 검출 방식이 제시되었다. 이러한 검출 방식들은 참조 위상으로 사용되는 이전 심볼에서의 잡음 효과를 작게 하기 위하여 검출된 위상을 궤환시키는 구조를 갖고 있다. 하지만, 검출된 위상을 궤환시키는 작용은 데이터 처리 속도를 기존의 차동 위상 검출기보다 느리게 한다. 본 논문에서는 결정 궤환 구조를 갖는 차동 위상 검출기가 기존의 차동 위상 검출 방식처럼 고속으로 데이터를 처리할 수 있는 VLSI 구조를 제안하였다. 제안된 구조는 'M-1' 번째 과정에서 'M' 번째 과정을 미리 계산하는 선계산(pre-calculation) 방식과 'M-1'번째 과정에서 예견 위상들을 궤환시키는 선결정 궤환(pre-decision feedback) 방식을 갖는다. 본 논문에서 제안된 구조는 VHDL(Very-high-speed-IC Hardware Description Language)를 사용하여 RTL(Register Transfer Level)로 구현되었다. 시뮬레이션 결과, 제안된 구조는 고속으로 데이터를 처리함을 확인하였다.

• 대한전자공학회논문지SP
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• 제39권5호
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• pp.477-485
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• 2002

본 논문에서는 H.263 비디오 코덱 구현을 위한 효율적인 하드웨어 구조를 제안하고, 이에 기반한 VLSI 구현을 기술한다. 제안 구조는 부호화 및 복호화에 사용되는 내부 하드웨어 블록들간의 연결 및 이 블록들과 내부 RISC 프로세서간의 연결에 단일화된 인터페이스 방법을 사용한다. 이러한 단일화된 인터페이스의 사용은 블록들의 모듈화된 설계를 가능하게 하며, 하드웨어/소프트웨어의 적절한 분할 및 효과적인 파이프라인 동작을 가능하게 한다. 개발된 VLSI는 H.263 버전 2의 프로파일 3 @ 레벨 10을 지원하고, 제어용 프로토콜인 H.245와 다중화 프로토콜인 H.223을 지원한다. 따라서 외부에 오디오 코덱 칩을 추가함으로써 완전한 ITU-T H.324 또는 3GPP 3G-324M 멀티미디어 터미널 기능 구현에 사용될 수 있으며, 하드웨어 블록들을 최대한 활용하면서 소프트웨어적으로 H.263++와 MPEG4 코덱을 구현 할 수 있는 구조이다. 구현된 H.263 코덱은 40MHz의 동작 주파수에서 초당 15 프레임 이상의 성능으로 QCIF 크기의 영상의 부호화 및 복호화를 동시에 수행할 수 있다.

• 대한전자공학회논문지
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• 제27권3호
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• pp.137-144
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• 1990

본 논문은 단층 perceptron과 새로 개발한 비대칭 궤환형 신경회로망 모델을 CMOS VLSI로 구현 하는 방법에 관한 연구로써, boolean 식과 산술 연산을 수행할 수 있는 50여개의 칩을 이중 금속 2마이크로메터 설계 규칙에 의해 설계하였으며 제작중에 있다. 이들 칩은 문자 인식, 디지털 처리 및 신경회로망 컴퓨터에 기본 칩으로 사용할 수 있도록 개발되었다.

• 전자공학회논문지B
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• 제31B권9호
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• pp.76-84
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• 1994

This paper presents a new high-performance VLSI architecture and VLSI implementation for full-search block matching algorithm. The proposed VLSI architecture has the feature of two directional parallel and pipeline processing, thereby reducing the PE idle time at which the direction of block matching operation within the search area is changed. Therfore, the proposed architecture is faster than the existing architectures under the same clock frequency. Based on HSPICE circuit simulation, it is verified that the implemented procesing element is operated successfully within 13 ns for 75 MHz operation.

• 한국통신학회논문지
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• 제33권7C호
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• pp.540-547
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• 2008

본 논문에서는 실시간으로 컴퓨터 생성 홀로그램을 생성할 수 있는 VLSI 구조를 제안하고 하드웨어로 구현하였다. 고속으로 디지털 홀로그램을 생성할 수 있는 수정된 알고리즘을 도입하고, 하드웨어 구현을 위해 재해석하였다. 수치 및 시각적인 정밀도 분석으로부터 하드웨어 내부의 비트 너비를 구하였다. CGH 알고리즘의 분석과 정밀도 분석 결과부터 CGH 셀의 구조를 제안하였다. CGH 셀의 구조와 알고리즘의 특성으로부터 동작 순서를 분석하였고, 파이프라인 구조와 동작적인 타이밍을 제안하였다.

• 전자공학회논문지SC
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• 제47권1호
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• pp.42-46
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• 2010

정보보안을 위한 암호화는 종종 Galois Field 상에서 산술 연산의 형태로 이루어진다. 본 논문은 Galois Field 상에서 산술 정보의 지수 연산 처리를 효과적으로 수행하는 방법을 제안한다. 특히 기존의 비트별 병렬 처리 지수 연산기에서 게이트 카운트가 큰 요소를 제거하고, 시스템 상수를 효과적으로 사용하도록 개량함으로써, m 값이 큰 경우에도 고성능인 VLSI 시스템을 설계한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권4호
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• pp.215-220
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• 2007

Leakage current of CMOS circuits has become a major factor in VLSI design these days. Although many circuit-level techniques have been developed, most of them require significant amount of designers' effort and are not aligned well with traditional VLSI design process. In this paper, we focus on technology mapping, which is one of the steps of logic synthesis when gates are selected from a particular library to implement a circuit. We take a radical approach to push the limit of technology mapping in its capability of suppressing leakage current: we use a probabilistic leakage (together with delay) as a cost function that drives the mapping; we consider pin reordering as one of options in the mapping; we increase the library size by employing gates with larger gate length; we employ a new flipflop that is specifically designed for low-leakage through selective increase of gate length. When all techniques are applied to several benchmark circuits, leakage saving of 46% on average is achieved with 45-nm predictive model, compared to the conventional technology mapping.