• 대한전자공학회논문지
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• 제26권2호
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• pp.155-162
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• 1989

본 논문에서는 가변의 채널 높이를 갖는 비직사각형 채널에서의 배선을 실현하기 위한 채널 배선기와 via 최소화 방법을 제안한다. 비직사각형 배선 영역은 채널의 상부, 하부 및 직사각형 채널로 나뉘어진다. 상부와 하부 영역의 배선은 "left edge algorithm"을 변형한 새로운 방법을 사용하며, 직사각형 영역의 배선은 채널 그래프에 의한 채널 배선법을 사용한다. 배선이 수행된 후 3군으로 이루어진 법칙에 의해 불필요한 via를 감소시킴으로써 via를 최소화한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권3호
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• pp.114-121
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• 2003

Through comparing stress state of TEOS and SiLK-embedded structures, the effect of low-k materials on stress and stress distribution in via-line structures were investigated using three-dimensional finite element analyses. In the case of TEOS-embedded via-line structures, hydrostatic stress was concentrated at the via and the top of the lines, where the void was suspected to nucleate. On the other hand, in the via-line structures integrated with SiLK, large von-Mises stress is maintained at the via, thus deformation of via is expected as the main failure mode. A good correlation between the calculated results and experimentally observed failure modes according to dielectric materials was obtained.

• 한국컴퓨터산업학회논문지
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• 제2권9호
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• pp.1239-1244
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• 2001

클러스터시스템의 표준 고속통신구조로서 Virtual Interface Architecture (VIA)가 일반적으로 제안되어진다. 그러나 현재 VIA 및 Virtual Interface Provider Library (VIPL)의 사양은 POSIX의 정해진 Fork 나 시그널 기능에 응답하는 규정이 없거나, 디스크립터가 잘못 규정되어지는 등, Windows OS와 Intel 아키텍처의 CPU에만 적합하도록 되어 있는 부분이 있다. 본 논문에서는 OS와 CPU 아키텍처의 중립적인 시각에서 VIA 및 VIPL의 문제점을 명확화하고, 다른 OS나 CPU에의 상용화를 목적으로 하는 해결 방식을 제안한다.

• 한국통신학회논문지
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• 제27권4C호
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• pp.326-332
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• 2002

클러스터 내의 노드들 사이에서 대용량의 데이터들을 보다 빠르게 전송하기 위해서 경량 메세징(Lightweight Messaging) 기법이 등장하였다. 이 기법들 중 VIA(Virtual Interface Archi- tecture)는 사용자 수준에서 커널을 거치지 않고 네트워크 장치와 직접적으로 통신을 할 수 있게 하여 클러스터 시스템의 프로토콜로 자리를 잡아가고 있다. 그러나 이러한 장점에도 불구하고 프로그래밍이 어려워 제대로 숙지하기까지는 많은 시간의 투자가 필요한 것이 사실이다. 이 논문에서는 개발자들이 좀더 쉽게 VIA에 접근할 수 있는 EVIL(Easy-to-use Virtual Interface Library)을 제안하였다. 그리고 EVIL을 Native VIA, TCP/IP와 각각 성능을 비굔 평가하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.697-699
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• 2001

최근에 클러스터 시스템 사용이 보편화되어 가고 있지만 클러스터를 구성하고 있는 노드 사이의 통신이 여전히 전체 성능 향상의 병목요인으로 지적되고 있다. 현재 클러스터 시스템의 노드간 통신은 TCP 프로토콜을 이용하고 있는데, 동질적이고 전송에러를 무시할 수 있는 클러스터 통신망에는 적합하지 않다. TCP의 단점을 극복하기 위하여 클러스터를 위한 다양한 사용자 수준 인터페이스가 제안되고 구현되었다. 이 중 Inter, Compaq, Microsoft가 주축이 되어 정의한 VIA는 SAN 환경에 적합하도록 기존의 소프트웨어 오버헤드를 줄인 사용자 수준의 통신 프로토콜이다. 본 논문에서는 현재 리눅스에서 사용가능한 사용자 영역 RPC 구조를 살펴보고, SOVIA(Socket/VIA)를 하부 전송 프로토콜로 사용하여 RPC의 성능을 개선하는 방법을 제안한다. 개선한 RPC는 VIA의 성능을 사용하면서 RPC 프로그래밍에는 변화가 없으므로 VIA를 지원하는 분산 프로그래밍 환경으로 적합하다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2007년도 추계학술대회 논문집
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• pp.27-27
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• 2007

Cu via fill 도금 시, void, seam과 같은 내부 defects는 공정 중 신뢰성을 떨어뜨리며, 전기신호 전달속도를 느리게 한다. 또한 Cu via fell 도금 공정 중 발생하는 과도한 Cu 표면 도금층은 wafer thenning 공정의 생산성 저하와 공정 비용 상승을 유발한다. 3D Interconnection용 직경 30${\mu}$m, 깊이 120${\mu}$m (Aspect Ratio : 4) Via를 이용하여 정류방법, 전류 parameter, 첨가제 조성에 따른 Cu via felling 특성과 overburden두께 변화를 실험적으로 검증하였다.

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2005년도 학술발표회(1)
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• pp.555-556
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• 2005

• 고려인삼학회:학술대회논문집
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• 고려인삼학회 1980년도 학술대회지
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• pp.9-16
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• 1980

• 마이크로전자및패키징학회지
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• 제22권4호
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• pp.71-76
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• 2015

최근 Light Emitting Diode (LED)의 효율을 높이기 위한 연구가 활발히 진행 되고 있다. 특히 소자 측면에서는 수평형 LED, 수직형 LED, via-hole 구조의 수직형 LED 등의 다양한 구조가 제시되었다. 본 논문에서는 시뮬레이션을 통해 via-hole 구조의 수직형 LED의 새로운 전극 디자인을 제시하였다. 기존 Via-hole 구조의 수직형 LED의 n-contact hole 주변에 전류가 밀집되는 문제점을 해결하면서 유효 발광면적을 극대화 시켜 소자 전체에 균일한 전류를 주입할 수 있는 소자 디자인에 대해 평가하였다. 시뮬레이션 결과를 바탕으로 최적의 전극 디자인을 실제 디바이스로 제작하여 기존의 via-hole 구조의 수직형 LED와 비교 분석하였다. 최적화된 디자인이 적용된 via hole type 수직형 LED의 경우 기존 디자인에 비해 350 mA 주입시 약 0.2 V의 Forward Voltage 감소하였지만 광 출력은 비슷하여 최종적으로 4.2%의 WPE (Wall plug efficiency)가 향상됨을 보였다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.76-81
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• 2011

본 논문에서는 비아 절단 구조를 제안하고 2층 구조의 DRAM 패키지 기판 설계에 적용하여 낮은 임피던스를 가지는 파워 분배망(Power Distribution Network)을 구현하였다. 제안한 신규 비아 구조는 비아의 일부가 절단된 형태이고 본딩 패드와 결합하여 넓은 배선 면적을 필요로 하지 않는 장점을 가진다. 또한 비아 절단 구조를 적용한 설계에서는 본딩 패드에서 VSSQ까지의 배선 경로를 효과적으로 단축시킴으로써 PDN 임피던스를 개선시킬 수 있다. DRAM 패키지 기판 상의 윈도우 영역 형성과 동시에 비아의 일부 영역이 제거되므로 비아 절단 구조 제작을 위한 추가적인 공정은 없다. 또한 비아 홀 내부를 솔더 레지스트로 채움으로써 버(Burr) 발생을 최소화하였으며, 이를 패키지 기판 단면 촬영을 통해 검증하였다. 비아 절단 구조의 적용 및 VDDQ/VSSQ 배치에 의한 PDN 임피던스 변화를 검증하기 위해서 3차원 전자장 시뮬레이션 및 네트워크 분석기 측정을 통해 기존 방식을 적용한 패키지 기판과 비교 검증을 진행하였다. 신규 DRAM 패키지 기판은 대부분의 주파수 범위에서 보다 우수한 PDN 임피던스를 가졌으며, 이는 제안한 비아 절단 구조와 파워/그라운드 설계 배치가 PDN 임피던스 감소에 효과적임을 증명한다.