• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1145-1148
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• 1998

New capacitance modeling and transient analysis for multi-layer interconnects with shielding effect are presented. The upper layer capacitances with under-layer shielding lines are represented by introducing a filling factor η which can be defined as the ratio of upper-layer line length to the total under-layer line width. The upper-layer effective self capacitances considering two extreme cases which the underlayer metals are assumed as a ground or as a Vdd are modeled. The signal transient analysis with shielding effect model is performed.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.1195-1196
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• 2008

It is difficult to solve PCB(Printed Circuit Board) Noise problem. Because Electronic circuit system operates very high frequency. Resonance analysis of PCB layout by PI(Power Integrity) Simulation method visualizes distribution of Switching noise between VDD and GND. By using de-cap, we reduce impedance and solve the EMI problems.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1837-1844
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• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 전자공학회논문지C
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• 제36C권8호
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• pp.35-45
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• 1999

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 대한전자공학회논문지TC
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• 제43권11호
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• pp.175-184
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• 2006

본 논문은 ZigBee 응용을 위한 900MHz ISM 밴드용 RF 송 수신기 설계에 관한 기술이다. 수신단은 저잡음 증폭기, 하향믹서, 프로그래머블 이득증폭기, 밴드패스필터로 구성되며, 송신단은 밴드패스필터, 프로그래머블 이득증폭기, 상향믹서, 구동증폭기로 구성된다. 송 수신단은 Low-IF 구조를 사용하였다. 또한, 송 수신단을 구성하는 각각의 블록은 저전력 기술을 사용하여 전체적인 전류 소모를 줄였다. Post-레이아웃 시뮬레이션으로 전체 송 수신기의 성능을 검증하였으며, 0.18um RF CMOS 공정을 이용하여 칩으로 구현하였다. 측정결과 제작된 칩셋은 -92dBm의 최소 수신 입력 레벨을 갖으며, 0dBm의 선형적인 최대 송신 출력 레벨을 갖는다. 또한, 전력 소모는 32mW(@1.8VDD)이며, ESD 방지 다이오드 패드를 포함한 칩 면적은 $2.3mm{\times}2.5mm$이다.

• 한국정보전자통신기술학회논문지
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• 제10권5호
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• pp.455-461
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• 2017

본 논문에서는 읽기 모드에서 BL (Bit Line)의 전압을 DL (Data Line)에 전달하는 시간을 줄이기 위해 기생하는 커패시턴스가 큰 distributed DB 센싱 방식 대신 기생하는 커패시턴스가 작은 local DL 센싱 방식을 제안하였다. 그리고 읽기 모드에서 NMOS 스위치를 빠르게 ON 시키는 BL 스위치 회로를 제안하였다. 또한 BL 노드 전압을 VDD-VT로 선 충전하는 대신 DL 클램핑 회로를 사용하여 0.6V로 클램핑 하고 차동증폭기를 사용하므로 읽기 모드에서 access 시간을 35.63ns로 40ns를 만족시켰다. $0.13{\mu}m$ BCD 공정을 기반으로 설계된 512Kb EEPROM IP의 레이아웃 면적은 $923.4{\mu}m{\times}1150.96{\mu}m$($=1.063mm^2$)이다.

• 한국정보통신학회논문지
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• 제19권3호
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• pp.567-574
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• 2015

본 논문에서는 MCU(Micro Controller Unit) IC를 위한 50ns 256Kb EEPROM 회로를 설계하였다. 설계된 EEPROM IP는 기준전압을 이용한 차동증폭기 형태의 DB(Data Bus) 센싱 회로를 제안하여 읽기 동작시 데이터 센싱 속도를 빠르게 하였으며, DB를 8등분한 Distributed DB 구조를 적용하여 DB의 기생 커패시턴스 성분을 줄여 DB의 스위칭 속도를 높였다. 또한 기존의 RD 스위치 회로에서 5V 스위치 NMOS 트랜지스터를 제거함으로써 읽기 동작 시 BL의 프리차징 시간을 줄여 액세스 시간을 줄였고 데이터 센싱 시 DB 전압과 기준전압 간의 전압차 ${\Delta}V$를 0.2VDD 정도 확보하여 출력 데이터의 신뢰도를 높였다. 매그나칩반도체 $0.18{\mu}m$ EEPROM 공정으로 설계된 256Kb EEPROM IP의 액세스 시간은 45.8ns 이며 레이아웃 면적은 $1571.625{\mu}m{\times}798.540{\mu}m$이다.

• 한국통신학회논문지
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• 제30권8C호
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• pp.793-800
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• 2005

모바일 기술과 개인 휴대통신 서비스가 발달함에 따라, 휴대용기기에서 멀티미디어 데이터의 연산량은 점점 증가하고 있다. 따라서 배터리로부터 에너지를 얻는 모바일 기기에서의 에너지 관리는 더욱더 중요해지고 있다. 비디오 인코딩에 필수적으로 사용되는 움직임 추정기는 매우 많은 연산량을 갖고 있어, 비디오 인코더에서 가장 많은 에너지를 소모하고 있다. 본 논문에서는 여러 가지 고속 탐색 알고리즘과 에너지 관리 알고리즘을 적용할 수 있는 저전력 움직임 추정기 구조를 제안한다. ECVH (Energy-constrained Vdd hopping)는 slack time과 주어진 에너지 여유분에 따라 수행신간에 사용하는 알고리즘과 동작 주파수, 공급 전압을 동적으로 바꾸어 에너지 소모를 줄이고 주어진 조건 내에서 성능을 최대화하는 알고리즘이다. 본 논문에서는 ECVH를 제안한 구조에 적용했을 때 움직임 추정기의 에너지 소모가 효과적으로 줄어드는 것을 시뮬레이션을 통해 보여주고 있다. 또한 ECVH 알고리즘을 수행하는 전원관리부와 움직임 추정기의 설계 결과를 보여주고 있다.

• 한국전자통신학회논문지
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• 제11권7호
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• pp.665-670
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• 2016

본 논문에서는 IoT(Internet of Things) 시스템의 기본 구성이 되는 센서 네트워크에 사용될 수 있는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 Sub-threshold 동작을 이용하는 OP-AMP(Operational amplifier) 설계를 제안한다. MOSFET의 Sub-threshold 동작은 전원전압을 낮추는 효과로 회로 시스템을 초저전력으로 유도할 수 있는 특징이 있기 때문에 배터리를 사용하는 IoT의 센서 네트워크 시스템의 초저전력화에 매우 유용한 회로설계 기술이라고 할 수 있다. $0.35{\mu}m$ 공정을 이용한 시뮬레이션 결과, VDD를 0.6 V로 설계할 수 있었으며, OP-AMP 의 Open-loop Gain은 43 dB, 또한 설계한 OP-AMP의 소비전력은 $1.3{\mu}W$가 계산되었다. 또한, Active Layout 면적은 $64{\mu}m{\times}105{\mu}m$이다. 제안한 OP-AMP는 IoT의 저전력 센서 네트워크에 다양한 응용이 가능할 것으로 기대된다.

• 한국전자통신학회논문지
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• 제11권7호
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• pp.659-664
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• 2016

본 논문에서는 고속 동작과 저전력 동작을 요구하는 디지털 회로 시스템에 사용될 수 있는 Current-mode FIR Filter를 위한 OTA(:Operational Trans-conductance Amplifier) 회로를 제안한다. Current-mode 신호처리는 동작 주파수와 상관없이 일정한 전력을 유지하는 특징이 있기 때문에 고속 동작을 요구하는 디지털 회로 시스템의 저전력 동작에 매우 유용한 회로설계 기술이라고 할 수 있다. 0.35um CMOS 공정을 이용한 시뮬레이션 결과, Vdd=2V에서 전원 전압의 50%에 해당하는 약 1V의 Dynamic Range를 확보하였으며, 약 0~200uA의 출력전류를 확인하였다. 설계한 OTA 회로의 전력은 약 21uW가 계산되었으며, Active Layout 면적은 $71um{\times}166um$ 사이즈로 집적화에 유리할 것으로 기대된다.