• 전자공학회논문지SC
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• 제42권1호
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• pp.23-31
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• 2005

통신시스템의 경박단소화와 고부가가치 기술 추세에 따라 전압제어 수정발진기(VCXO)도 소형화와 경향화를 향하고 있다. 기존의 VCXO는 9×14mm의 크기가 주류를 이루었으나 양의 에미터결합논리(PECL)와 적층 세라믹 SMD 패키지기술을 통하여 5×7 mm의 크기로 소형화한 VCXO를 개발한다. 이는 역메사형 HFF 수정설계 기술과 세라믹 SMD 공정선을 접목시키고 생산프로세스를 단축하는 효과도 얻는다.

• 전자공학회논문지SC
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• 제43권4호
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• pp.45-52
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• 2006

본 연구에서는 위상잡음과 지터(jitter) 특성을 개선한 $5mm{\times}7mm$ 크기의 적층 세라믹 SMD(surface mounted device)형 VCXO를 개발한다. PECL(positive emitter coupled logic) 칩패키지를 발진수정자에 결선한 VCXO는 그 길이 및 패키지 내부의 패턴 등에 의하여 부유인덕턴스 및 기생 커패시턴스가 발생하고, 전원의 반사 및 잡음 발생으로 출력신호의 진폭 감소 및 신호 손실이 발생하여 발진기 성능을 정상적으로 평가할 수 없다. 이러한 신호 손실 및 진폭감소를 방지하기 위해 지그(Jig) 시스템을 개발하고, 이를 통하여 발진기의 정확한 스펙트럼 분석 및 성능을 평가한다. 동작전원은 3.3 V, 주파수 범위 120-180 MHz 및 Q인수는 5K이다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.107-113
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• 2005

본 논문에서는 통신소자의 경박 단소화 추세에 따라 적층 세라믹 SMD(surface mounted device) 패키지기술을 통하여 소형화한 $5{\times}7mm$의 크기의 VCXO를 개발한다. 이때 안정된 입력신호를 공급하기 위하여 양의 이미터결합논리(PECL)를 이용하고, 역메사형 HFF(high frequency fundamental) 기법을 이용하여 제작한 수정소자로 IC에 설계함으로써 동작전압은 3.3 V, 저전력하에서 120MHz-180MHz 범위의 주파수에서 발진하며, Q인자는 5 K이상, 3.5 ps rms의 낮은 지터(Jitter)와 위상잡음 특성 및 일정기간의 경화실험에서도 안정된 출력특성을 보인다.

• Journal of electromagnetic engineering and science
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• 제17권3호
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• pp.138-146
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• 2017

A phase-locked dielectric resonator oscillator (PLDRO) is an essential component of millimeter-wave communication, in which phase noise is critical for satisfactory performance. The general structure of a PLDRO typically includes a dual loop of digital phase-locked loop (PLL) and analog PLL. A dual-loop PLDRO structure is generally used. The digital PLL generates an internal voltage controlled crystal oscillator (VCXO) frequency locked to an external reference frequency, and the analog PLL loop generates a DRO frequency locked to an internal VCXO frequency. A dual loop is used to ease the phase-locked frequency by using an internal VCXO. However, some of the output frequencies in each PLL structure worsen the phase noise because of the N divider ratio increase in the digital phase-locked loop integrated circuit. This study examines the design aspects of an interconnected PLL structure. In the proposed structure, the voltage tuning; which uses a varactor diode for the phase tracking of VCXO to match with the external reference) port of the VCXO in the digital PLL is controlled by one output port of the frequency divider in the analog PLL. We compare the proposed scheme with a typical PLDRO in terms of phase noise to show that the proposed structure has no performance degradation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.61-64
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• 2005

본 연구에서는 $5mm{\times}7mm$ 크기의 적층 세라믹 SMD(surface mounted device)형 PECL VCXO에 테스트지그를 이용하여 스펙트럼을 분석한다. 패키지에 PECL 칩을 장착 후 와이어결선(wire bonding)을 완료한 VCXO는 그 길이 및 패키지 내부의 패턴 등에 의하여 부유인덕턴스(stray inductance) 및 커패시턴스가 발생하고, 칩의 발진부 임피던스에 영향을 준다. 이에 칩이 패키지에 장착된 상태에서 발진부 입력임피던스 영향을 제거하고 안정한 발진기 측정을 통하여 발진기의 정확한 스펙트럼 분석 및 성능을 평가한다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1885-1890
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• 2003

In this paper, we have developed the voltage controlled crystal oscillator (VCXO) with positive emitter coupled logic(PECL). The VCXO is a crystal oscillator which includes a varactor diode and associated circuitry allowing the frequency to be changed by application of a voltage across that diode. The characteristics of the PECL has the delay time less than 2 ns and the faster logic gate, and the high level output greater than 2.3 V and the low level output smaller than 1.68 V.

• 전자진흥
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• 제24권7호
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• pp.58-59
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• 2004

• 한국통신학회논문지
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• 제18권5호
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• pp.739-745
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• 1993

이동통신 기기에서 온도에 대해서 고안정의 주파수 합성기를 구현함은 중요하다. 그런데, 고안정의 주파수 합성기를 구현하기 위해서는 기준 주파수를 제공하는 발진기가 온도에 대해서 안정해야만 한다. 본 논문에서는 이러한 필요성에 따라서 디지털 방식을 이용한 TCXO가 구현된다. DTCXO는 온도 감지부, 제어부, VCXO로 나뉜다. 구현된 DTCXO의 주파수 안정도는 평균 0.94ppm이다. 이는 아나로그 방식을 이용한 TCXO의 안정도인 2.5ppm과 비교해볼 때, 향상된 결과이다.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.93-97
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• 2007

본 논문에서는 위성 DMB용 Gap Filler의 TDM-CDM변환부를 위한 클럭 생성 방안을 제안하였다. 제안된 방식은 위성으로 부터 수신되는 Ku band(12.2GHz) 대역의 TDM신호에서 복조된 프레임 동기 신호를 기반으로 신호 변환 시스템의 클럭을 공급하는 VCXO(Voltage Controlled Crystal Oscillator)를 제어하여 신호 변환부의 클럭 및 데이터 동기를 제공한다. 기존의 일반적인 클럭 동기 방식과 같은 별도의 PLL을 구성할 필요 없이 Gap Filler의 디지털 신호 변환부에 사용되는 FPGA내부에 간단히 구현될 수 있으며, 주파수 오차범위를 측정 제어할 수 있는 기능을 포함하고 있어 안정도가 높은 OCXO(Oven Controlled Crystal Oscillator)를 사용할 경우 RF부에 필요한 LO( Local Oscillator)를 위한 기준 클럭으로 사용될 수 있다.

• 동력기계공학회지
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• 제14권1호
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• pp.5-10
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• 2010

Both the accuracy and stability of the clock get from the GPS receiver are considered in the range of pps. And we verified the system clock stability of a micro-controller system using the pps pulse supplied by the GPS receiver. In complex system of digital processing, the rack of precise timing signal may cause the serious problem or breakdown accident. To get rid of these undesirable problems, we introduced VCXO circuit to a micro-controller system to preserve high accurate clock stability.