• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• Design & Manufacturing
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• 제14권2호
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• pp.21-27
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• 2020

Recently, LCD (Liquid Crystal Display) has been replaced by OLDE (Organic Light Emitting Diode) in high resolution display industry. In the process of OLDE production, it inspects defective products by sending a signal using a probe during OLED panel inspection. At this time, the cause of the detection of failure is divided into two. One is the self-defect of the OLED panel and the other is the poor contact occurring in the process of contact between the two. The second case is unknown at the time of testing, which increases the time for retesting. To this end, we made a system that can identify in real time whether the probe is in contact during the inspection. A contact probe unit was designed for the system, and a stage system was implemented. An inspection system was constructed through S / W and circuit configuration for actual inspection. Finally, a system that can check contact and non-contact in real time was constructed.

• 한국항행학회논문지
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• 제6권1호
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• pp.52-62
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• 2002

본 논문에서는 출력단에 Wilkinson 전력결합기 또는 T 접합 전력결합기를 사용한 20 GHz Push-Push FET 유전체 공진기 발진기를 설계 제작하고 그 특성을 조사 연구하였다. 기본 주파수 10 GHz를 억제하고 제 2 고조파 주파수를 이용하는 20 GHz Push-Push 발진기를 $TE_{01{\delta}}$ 모드의 유전체 공진기와 GaAs MESFET를 두께 H = 20 mil(${\varepsilon}_r$=2.52) 테프론기판 위에 장착하는 구조로 설계하고 제작하였다. Wilkinson 전력결합기를 이용하여 제작된 발진기는 20 GHz에서 출력 전력이 5.67 dBm, 기본 주파수 억압특성은 -29.33 dBc, 위상 잡음은 100 kHz offset에서 -105.5 dBc/Hz 특성을 나타내었으며, T 접합 전력결합기 이용하여 제작된 발진기는 20 GHz에서 출력 전력이 -1.17 dBm, 기본 주파수 억압특성은 -17.84 dBc, 위상 잡음은 100 kHz offset에서 -102.2 dBc/Hz 특성을 나타내었다.

• 대한전자공학회논문지
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• 제11권3호
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• pp.1-14
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• 1974

귀환 펄스 선형증폭기에 단계전압과 방사능검출기에서 나오는 펄스 전압이 인가되었때 경우의 이득안정도에 관하여 해석검토 하였다. 방사능 검출기의 일부를 이루고 있는 광전증배관의 양극회로에서 형성되는 파형을 나타내는 식을 유도 하였으며 귀환 증폭기가 하나의 시정수와 두 개의 시정수를 가졌을 경우에 관하여 해석하였고 이 들을 비교 검토하였다. 이들 빠른 입력펄스전압이 귀환증폭기에 인가되면 출력전압의 선형도와 안정도는 증폭기의 rise time와, 2∼3배가 경과하여야 귀환효과가 나타난다. 이 제한을 줄이기 위하여는 귀환증폭기의 rise time을 계측할려는 입력 펄스의 폭보다 적도록 설계하여야 한다는 것을 증명하였다. 이상의 이론은 선형증폭기의 기본증폭단으로 설계된 고렬전압 귀환증폭단에도 그대로 적용굴을 보였으며 이 증폭단의 입력저항이 적을수록 이득안정도가 좋아짐을 보였다.

• Journal of Power Electronics
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• 제16권3호
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• pp.1209-1217
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• 2016

This paper presents a novel charge pump scheme that combines the advantages of Fibonacci and Dickson charge pumps to obtain 30 V voltage for display driver integrated circuit application. This design only requires four external capacitors, which is suitable for a small-package application, such as smart card displays. High-amplitude (<6.6 V) clocks are produced to enhance the gate drive of a Dickson charge pump and improve the system's current drivability by using a voltage-doubler charge pump with a pulse skip regulator. This regulation engages many middle-voltage devices, and approximately 30% of chip size is saved. Further optimization of flying capacitors tends to decrease the total chip size by 2.1%. A precise and simple model for a one-stage Fibonacci charge pump with current load is also proposed for further efficiency optimization. In a practical design, its voltage error is within 0.12% for 1 mA of current load, and it maintains a 2.83% error even for 10 mA of current load. This charge pump is fabricated through a 0.11 μm 1.5 V/6 V/32 V process, and two regulators, namely, a pulse skip one and a linear one, are operated to maintain the output of the charge pump at 30 V. The performances of the two regulators in terms of ripple, efficiency, line regulation, and load regulation are investigated.

• 한국통신학회논문지
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• 제22권12호
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• pp.2674-2685
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• 1997

본 논문에서는 국내향 800MHz CDMA 와 PCS(CDMA 방식)에서 동시에 사용될 수 있는 이동통신 전화기의 핵심부품인 이중대역 전력증폭기 모듈에 대한 연구를 기술하였다. CDMA 방식의 전화기가 갖는 사용빈도가 가장 높은 출력(1O-15dBm)이 선형영역인점을 고려하여 종단전력증폭용 GaAs FET의 DC 동작점을 B급으로 제한하므로서 배터리 사용시간을 연장하였다. 따라서 낮은 동작점에서도 우수한 선형성을 가진 2개의 Plastic GaAS FET로서 모듈을 구현하였고 입출력단에 주파수 분리회로를 설계하여 2개의 주파수 대역을 사용할수 있게 하였다. 모듈의 소형화를 위해 다층기판을 사용하였으며 협소한 전송선로간의 전자기결합과 가판 각 층간의 via hole 등은 전자기 해석을 통해 회로 설계에 반영하였다. 모듈 전체 크기는 O.96CC($22{\times}14.5{\times}3mm^3$) 이고 출력 10~l5dBm에서 모듈 총전류는 130mA이다. 선형특성은 출력 28dBm(CDMA, 800MHz)와 23.5dBm(PCS)에서 IS-95에서 규정하는 ACPR(Adjacent Channel Power Rejection)보다 2-3dB 여유도를 가진다.

• 전기전자학회논문지
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• 제2권2호
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• pp.278-284
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• 1998

본 논문에서는 HDTV 응용을 위한 10b 저전력 CMOS A/D 변환기 (analog-to-digital converter : ADC) 회로를 제안한다. 제안된 ADC의 전체 구조는 응용되는 시스템의 속도와 해상도 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 본 시스템이 갖는 회로적 특성은 다음과 같이 요약할 수 있다. 첫째, 전원전압의 변화에도 일정한 시스템 성능을 얻을 수 있는 바이어스 회로의 선택적 채널길이 조정기법을 제안한다. 둘째, 고속 2단 증폭기의 전력소모를 줄이기 위하여 증폭기가 사용되지 않는 동안 동작 전류 공급을 줄이는 전력소모 최적화 기법을 사용한다. 넷째, 다단 파이프라인 구조에서 최종단으로 갈수록 정확도 및 잡음 특성 등에서 여유를 얻을 수 있는 점을 고려한 캐패시터 스케일링 기법의 적용으로 면적 및 전력소모를 감소시킨다. 제안된 ADC는 0.8 um double-poly double-metal n-well CMOS 공정 변수를 사용하여 설계 및 제작되었고, 시제품 ADC의 성능 측정 결과는 Differential Nonlinearity (DNL) ${\pm}0.6LSB$, Integral Nonlinearity (INL) ${\pm}2.0LSB$ 수준이며, 전력소모는 3 V 및 40 MHz 동작시에는 119 mW, 5 V 및 50 MHz 동작시에는 320 mW로 측정되었다.

• 한국통신학회논문지
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• 제19권11호
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• pp.2238-2248
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• 1994

본 논문에서는 Multi-Gbps급 고속 광통신시스템용 광수신 전치증폭기에 이용하고자 마이크로파증폭기의 초광대역 특성에 대하여 분석하였다. 증폭기의 동작주파수를 확장시키기 위하여 증폭기의 설계과정에서 GaAs MESFET 등가회로의 캐패시턴스에 의한 이득저하 관계를 수식적으로 분석하고 이들 저하의 보상과 균일이득 및 주파수확장효과를 갖도록 최적화된 인덕터 피킹회로를 포함한 궤환중폭모듈(FAM)을 설계하였다. 설계된 궤환증폭모듈의 입력 및 출력임피던스를 구하여 실주파수법으로 초광대역 임피던스정합을 시켰으며 분석한 결과, $0.5\sim12.0GHz$에서 1단증폭기의 경우 $6.36\sim6.68dB$, 2단 증폭기의 경우 $9.1\sim10.3dB$로 우수한 균일이득 특성을 나타내는 초광역대의 증폭기를 설계할 수 있었다.

• 응용통계연구
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• 제7권1호
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• pp.83-102
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• 1994

컴퓨터 시뮬레이션 실험을 이용한 제반 연구의 효율성을 높이기 위한 통계적 실험 계획법으로서 최적 실험법과 라틴 하이퍼큐브 계획법에 대하여 연구하여 최적 라틴 하이퍼큐브 계획법을 제시하였다. 또한 전산 실험 자료의 분석을 위하여, 공간적 예측모형을 택하여 자료로부터의 모수추정과 이 모형에 적합한 예측방법 및 최적 실험 계획법 등이 고려되었다. 최적 라틴 하이퍼큐브 실험계획법을 구성하기 위한 2단계 (2점 교환법 및 뉴톤방법) 알고리즘과 그것에 의한 결과를 제시하였고, 나아가 축차적(최적) 라틴 하이퍼큐브 계획법의 구축을 위한 한 방법을 제시하였다. 이와같은 접근법은 주요인 그림과 축차적인 계획 및 분석을 이용하여 집적회로 계획의 최적화 문제로 응용되어 결국 품질향상에 도움이 되도록 하는 실예를 통하여 그 실제적 적용성이 예증되었다.

• 한국음향학회지
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• 제18권2호
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• pp.53-60
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• 1999

본 논문에서는 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀을 이용한 새로운 구조의 CMOS IADC(Current-mode Analog-to-Digital Convener)를 제안한다. 전체적인 IADC의 선형성 향상을 위하여 CFT(Clock Feedthrough)가 제거된 9-비트 해상도 CSH를 설계하여 각 비트 셀 전단에 배치하였다. 제안한 IADC를 구성하는 비트 셀은 2개의 래치 CCMP를 사용하기 때문에 디지털 교정 로직이 간소화되고 소비전력이 감소된다. 또한 IADC를 구성하는 모든 블록들의 회로는 MOS 트랜지스터로만 설계되었기 때문에 혼성모드 집적화에 유리하다. 제안한 IADC를 현대 0.8 ㎛ CMOS 파라미터로 HSPICE 시뮬레이션 결과, 20Ms/s에서 100 ㎑의 입력 신호에 대한 SNR은 43 dB로 7-비트의 해상도를 만족하였고 27 ㎽의 소비전력 특성을 나타냈다.