• 전기전자학회논문지
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• 제16권3호
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• pp.217-223
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• 2012

본 논문은 트리거 시간을 조절하여 펄스 성형이 가능한 150 MW 펄스 파워 시스템의 설계와 동작특성을 알아보았다. 이 시스템은 2개의 커패시터 뱅크 모듈로 구성되어 있고, 각 커패시터 뱅크 모듈은 병렬로 연결되어 있다. 그리고 커패시터 뱅크 모듈은 메인스위치, 커패시터, 에너지 덤프회로, 크로바 회로, 펄스 성형 인덕터로 구성되어 있다. 또한 이 시스템의 모듈 선택과 트리거 시간은 트리거 제어부에서 조정된다. Pspice 시뮬레이션은 실험회로의 결과를 예측하고, 시스템의 구성품의 파라미터를 결정하기 위한 것으로 사용하였다. 실험 결과, 시뮬레이션은 실험결과와 잘 일치하였다. 출력 전류의 펄스폭은 커패시터 뱅크 모듈에서의 순간적 점화 시간 제어로 300~650 us의 펄스폭이 형성되었다. 그리고 최대 전류값은 2개의 커패시터 뱅크 모듈이 동시에 트리거 되었을 때 약 40 kA 정도이다. 이 150 MW 펄스 파워 시스템은 파암 전원, Rail Gun, Coil Gun, 나노분말 제조, HPM 등과 같은 대전류 펄스 파워 시스템에 적용할 수 있다.

• 조명전기설비학회논문지
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• 제24권1호
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• pp.112-116
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• 2010

본 논문에서는 고장발생 초기에 초전도 전류제한기를 구성하는 초전도 소자의 ��치발생을 검출하여 고장전류의 경로를 별도의 상전도 전류제한기로 우회시킴으로써 초전도 전류제한기의 회복시간을 단축시킬 수 있는 초전도소자의 트리거를 이용한 초전도 전류제한기의 전류제한 및 회복특성에 대해 분석하였다. 고장전류 크기를 조절하기 용이한 구성요소로 상전도 전류제한기의 저항크기에 따른 초전도 전류제한기를 구성하고 있는 전력용스위치의 개방시점과 투입시점의 변화를 비교하였으며, 분석을 통해 상전도 전류 제한기의 저항이 증가할수록 초전도 전류제한기를 구성하는 전력용스위치의 복귀시간이 길게 나타남을 확인할 수 있었다.

• 전기전자학회논문지
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• 제22권3호
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• pp.836-841
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• 2018

본 논문에서는 대표적인 ESD 보호회로인 SCR, LVTSCR을 기반으로 하여 특정한 어플리케이션의 요구 전압에 맞추어 설계하기 위한 Stack 기술에 대하여 서술한다. 또한 기존 구조와는 다른 SCR 기반의 ESD 보호회로를 제시하여 Stack기술에 적용함으로써, 주요 파라미터인 트리거 전압과 홀딩 전압의 변동에 대하여 검증한다. 새로이 추가되는 SCR 기반의 보호 회로의 경우 추가적인 N+, P+ 영역의 삽입으로 인해 보다 높은 홀딩 전압을 갖는 ESD 보호회로이다. 또한 시놉시스사의 T-CAD 시뮬레이터를 이용하여 제안된 ESD 보호회로의 전기적 특성을 검증을 실시하였다.

• 전자공학회논문지A
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• 제32A권4호
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• pp.47-56
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• 1995

In this paper the model of the MQE-IMD-based neural trigger circuit is improved, where MQW-IMD is a new semiconductor device proposed and experimentally demonstrated by the author for the hardware implementation of the neural networks. The electron energy of AlXGa1-XAsbarrier is calculated by Ensemble Monte Carlo simulation according to the variation of Al mole fraction x and the applied electric field, whtich had been roughly estimated in the previous paper because of the difficulty to get the data. And in the consideration of the tunneling of the confined electrons within the quantum well the accuracy of the impact ionization rate is enhaned. Finally, the dependance of the frequency of pulse-train on the number of quantum wells can be calculated by modelling the effect of the distance of the induced positive charge from the cathode on the electric field at the cathode.

• 전자공학회논문지B
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• 제33B권10호
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• pp.20-37
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• 1996

A current-controlled OTA-R schemitt trigger circuit is described. It consists of two OTA's and two resistors. The output level of the circuit is determined by one OTA and one resistor, and the threshold level by the other OtA and resistor. The theory of operation is presented and computer simulation results and experimental results using CMOS arrays are used to verify theoretical predictions. The results show close agreement between predicted behaviour and experimental performance.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.31-36
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• 2007

주파수를 직류 바이어스 전류로 제어할 수 있는 톱니파 발생기를 제안하였다. 제안된 발생기는 연산 트랜스컨덕턴스 증폭기 (OTA)를 스위치 소자로 이용하고 있으며, 회로 구성이 간단하면서도 넓은 주파수 스윙 능력을 갖는 특징을 가지고 있다. 발생기 회로를 상용화된 개별 소자들로 구성하여 실험한 결과, 발생기 회로의 전류-대-주파수 전달 특성의 선형성이 우수하고 비교적 낮은 온도 감도를 보인다는 것을 알았다.

• 전기학회논문지
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• 제62권7호
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• pp.925-930
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• 2013

The fault current of the power transmission system is greater than that of the power distribution system. Therefore, the introduction of superconducting fault current limiter (SFCL) is more needed to reduce the increased fault current. The trigger-type SFCL consists of the high-temperature superconducting element (HTSC), the current limiting reactor (CLR) and the circuit breaker (CB). The trigger-type SFCL can be used to supplement the disadvantages of the resistive-type SFCL. The operation characteristics of the current ratio differential relay which is usually applied to the protection device of the power transmission system are expected to be affected under fault conditions and the applicability of the trigger-type SFCL. In this paper, we analyzed the operating characteristics, by the fault conditions, between the current ratio differential relay for line protection and the trigger-type SFCL in the power transmission system through the PSCAD/EMTDC simulation.

• 대한전기학회논문지:전력기술부문A
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• 제49권7호
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• pp.359-364
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• 2000

This paper is introducing a newly developed spark-gap switch with dual trigger system, into which the current from the voltage source is injected along with the test sequence during the synthetic testing of high voltage circuit-breaker. The currently-used spark gap switch is narrow in operating range due to the use of the method of triggering energy being injected by single way. As a result, the frequent happening of misoperation has greatly reduced the test quality and test efficiency and has required the cost of maintenance excessively. In this study, accordingly, in order to basically remove these problems, another triggering system is installed to the opposite direction on the existing triggering system; attaching the same time and the same rising time of pulse wave as on the existing system, so that at a comparatively trigger gap distance from the main electrode(the gap can be operated at 60% of self-break voltage, while at 80% in the current system), the main electrode has been enabled to be closed by the development of spark gap switch with dual trigger system.

• 전기전자학회논문지
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• 제19권2호
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• pp.265-270
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• 2015

본 논문에서는 높은 홀딩 전압을 갖는 SCR(silicon-controlled rectifier)기반 양 방향성 ESD 보호회로를 제안하였다. 일반적인 ESD 보호회로와 달리 양방향의 ESD Stress mode의 방전경로를 제공하며 높은 홀딩전압으로 latch-up면역 특성을 갖어 효과적인 ESD보호를 제공한다. 또한, 높은 홀딩전압을 위한 설계변수인 Gate Length와 N+bridge Length의 길이 변화에 따른 시뮬레이션을 Synopsys사의 TCAD 시뮬레이터를 사용하여 확인 하였다. 시뮬레이션 결과 2.1V에서 6.5V까지 홀딩 전압의 증가로 latch-up 면역 특성을 개선 하였으며, 기존 SCR보다 6.5V의 낮은 트리거 전압특성을 갖고 있어 제안된 ESD 보호 회로는 5V 이상의 공급전압을 갖는 application에 적용 가능하다.

• 한국전기전자재료학회논문지
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• 제27권11호
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• pp.686-689
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• 2014

Electrostatic discharge has been considered as a major reliability problem in the semiconductor industry. ESD reliability is an important issue for these products. Therefore, each I/O (Input/Output) PAD must be designed with a protection circuitry that creates a low impedance discharge path for ESD current. This paper presents a novel Lateral Insulated Gate Bipolar (LIGBT)-based ESD protection circuit with latch-up immunity and high robustness. The proposed circuit is fabricated by using 0.18 um BCD (bipolar-CMOS-DMOS) process. Also, TLP (transmission line pulse) I-V characteristic of proposed circuit is measured. In the result, the proposed ESD protection circuit has latch-up immunity and high robustness. These characteristics permit the proposed circuit to apply to power clamp circuit. Consequently, the proposed LIGBT-based ESD protection circuit with a latch-up immune characteristic can be applied to analog integrated circuits.