• 대한전자공학회논문지SD
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• 제42권8호
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• pp.53-60
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• 2005

최근 낮은 기가비트급 광통신 집적회로의 구현에 sub-micron CMOS 공정이 적용되고 있다. 본 논문에서는 표준 0.35mm CMOS 공정을 이용하여 4채널 3.125Gb/s 차동 전치증폭기 어레이를 구현하였다. 설계한 각 채널의 전치증폭기는 차동구조로 regulated cascode (RGC) 설계 기법을 이용하였고, 액티브 인덕터를 이용한 인덕티브 피킹 기술을 이용하여 대역폭 확장을 하였다 Post-layout 시뮬레이션 결과, 각 채널 당 59.3dBW의 트랜스임피던스 이득, 0.5pF 기생 포토다이오드 캐패시턴스에 대해 2.450Hz의 -3dB 대역폭, 그리고 18.4pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도를 보였다. 전치증폭기 어레이의 공급전원은 단일전압 3.3V 이고, 전력소모는 92mw이다. 이는 4채널 RGC 전치증폭기 어레이가 저전력, 초고속 광인터컨넥트 분야에 적합함을 보여준다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.119-124
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• 2008

트랜스임피던스 증폭기는 전체 광 수신기의 성능을 결정하는 가장 핵심적인 블록으로써 높은 트랜스임피던스 이득과 기가 비트급의 넓은 대역폭을 요구한다. 본 논문에서는 아날로그 어댑티브 이퀄라이저를 이용하여 트랜스임피던스 증폭기의 대역폭을 보상하고, 리미팅 증폭기를 이용하여 전체 트랜스임피던스 이득을 증가 시키는 단일 칩 광 수신기의 아날로그 회로를 제안한다. $0.13{\mu}m$ CMOS 공정을 이용하여 설계한 광 수신기는 포스트 레이아웃 시뮬레이션 결과, $120dB{\Omgea}$의 트랜스임피던스 이득과 5.88GHz의 대역폭을 갖는다. 수동 인덕터 소자를 사용하는 대신 네거티브 임피던스 컨버터 회로를 적용함으로써 $0.088mm^2$의 매우 작은 칩 사이즈를 갖는다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.183-184
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• 2007

A 40 Gb/s transimpedance amplifier IC was designed and fabricated with a InP/InGaAs HBTs technology. In this study, we interconnect 40Gbps trans impedance amplifier IC to a duroid substrate by a flip chip bonding instead of conventional wire bonding for interconnection. For flip chip bonding, we developed fine pitch bump with the $70{\mu}m$ diameter and $150{\mu}m$ pitch using WLP process. To study the effect of WLP, electrical performance was measured and analyzed in wafer and package module using WLP. The Small signal gains in wafer and package module were 7.24 dB and 6.93dB respectively. The difference of small signal gain in wafer and package module was 0.3dB. This small difference of gain is due to the short interconnection length by bump. The characteristics of return loss was under -10dB in both wafer and module. So, WLP process can be used for millimeter wave GaAs MMIC with the fine pitch pad and duroid substrate can be used in flip chip bonding process.

• 전기학회논문지
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• 제64권12호
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• pp.1730-1736
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• 2015

This paper presents a 16-channel transimpedance amplifier (TIA) array implemented in a standard $0.18-{\mu}m$ CMOS technology for the applications of panoramic scan LADAR (PSL) systems. Since this array is the front-end circuits of the PSL systems to recover three dimensional image for unmanned vehicles, low-noise and high-gain characteristics are necessary. Thus, we propose a voltage-mode inverter TIA (I-TIA) array in this paper, of which measured results demonstrate that each channel of the array achieves $82-dB{\Omega}$ transimpedance gain, 565-MHz bandwidth for 0.5-pF photodiode capacitance, 6.7-pA/sqrt(Hz) noise current spectral density, and 33.8-mW power dissipation from a single 1.8-V supply. The measured eye-diagrams of the array confirm wide and clear eye-openings up to 1.3-Gb/s operations. Also, the optical pulse measurements estimate that the proposed 16-channel TIA array chip can detect signals within 20 meters away from the laser source. The whole chip occupies the area of $5.0{\times}1.1mm^2$ including I/O pads. For comparison, a current-mode 16-channel TIA array is also realized in the same $0.18-{\mu}m$ CMOS technology, which exploits regulated-cascode (RGC) input configuration. Measurements reveal that the I-TIA array achieves superior performance in optical pulse measurements.

• 한국전자파학회논문지
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• 제16권9호
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• pp.957-963
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• 2005

본 논문에서는 TSMC 0.25 ${\mu}m$ CMOS RF-Mixed mode 공정 기술을 이용하여 초고속 광통신 시스템의 수신부에 사용되는 광대역 transimpedance amplifier를 설계하였다. 특히 광대역을 구성하기 위해 cascode와 common-source 구조에 active inductor shunt peaking을 이용하여 설계 및 제작하였으며, 측정 결과 gain 변화 없이 -3 dB 대역폭 특성이 cascode는 0.8 GHz에서 $81\%$ 증가한 1.45 GHz, common-source는 0.61 GHz에서 $48\%$ 증가한 0.9 GHz 결과가 나왔으며, 전체 파워 소비는 바이어스 2.5 V를 기준으로 37 mW와 45 mW이며, transimpedance gain은 61 dB$\Omega$과 61.4 dB$\Omega$을 얻을 수 있었다. 그리고 input noise current density도 상용 TIA와 거의 비슷한 $5 pA/\sqrt{Hz}$와 $4.5 pA/\sqrt{Hz}$를 가지며, out put Return loss는 전 대역에서 -10 dB 이하의 정합 특성을 보였다. 그리고 전체 chip 사이즈는 $1150{\times}940{\mu}m^2$이다.

• 전기전자학회논문지
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• 제26권3호
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• pp.373-379
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• 2022

LTV(Light to Voltage) 변환을 위한 APD(Avalanche Photo Diode)는 다른 PD(Photo Diode)와 다르게 높은전압의 동작영역을 사용하므로 TIA(Transimpedance Amplifier) 사용시 과전류 방지를 위해 Quenching 저항을 직렬로 연결하여야 한다. 그러한 경우 Quenching 저항이 TIA 전달함수에 영향을 미쳐 안정도에 심각한 결과를 초래할 수 있다. 본 논문에서는 APD Quenching 저항이 TIA의 전압과 전류 루프 전달함수에 미치는 영향을 분석하여 안정도 개선을 위한 Quenching 저항 값 결정 방법을 제안하고자 한다. 제안된 방법에 의하여 Quenching 저항을 가지는 TIA 회로를 설계하여 시뮬레이션 및 칩 제작을 통하여 동작의 안정도를 검증하였다.

• 한국통신학회논문지
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• 제26권12B호
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• pp.1695-1702
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• 2001

본 논문에서는 4 Mb/s 부터 100 Mb/s 의 IrDA(Infrared Data Association) 응용이 가능한 CMOS infrared (IR) wireless data link IC의 설계 방법에 대해 기술한다. 이 모듈은 60 dB에서 100 dB가지의 이득 범위를 가지는 variable gain transimpedance amplifier, AGC(automatic gain control) 회로, AOC(automatic offset control) loop, 4 PPM (pulse position modulation) modulator/demodulator와 DLL(delay locked loops)로 구성된다. 본 적외선 광송수신 IC는 0.25 um 1-poly 5-metal CMOS 공정을 이용하여 제작되었다. 2.5 V 전원 전압에서 동작시켰으며 100 Mb/s에서 출력단 버퍼를 제외하고 25 mW의 진력을 소모한다. 칩의 크기는 1.5 mm $\times$ 1 mm이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.443-450
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• 2014

This paper presents a 20-Gb/s optical receiver circuit fabricated with standard 65-nm CMOS technology. Our receiver circuits are designed with consideration for parasitic inductance and capacitance due to bonding wires connecting the photodetector and the circuit realized separately. Such parasitic inductance and capacitance usually disturb the high-speed performance but, with careful circuit design, we achieve optimized wide and flat response. The receiver circuit is composed of a transimpedance amplifier (TIA) with a DC-balancing buffer, a post amplifier (PA), and an output buffer. The TIA is designed in the shunt-feedback configuration with inductive peaking. The PA is composed of a 6-stage differential amplifier having interleaved active feedback. The receiver circuit is mounted on a FR4 PCB and wire-bonded to an equivalent circuit that emulates a photodetector. The measured transimpedance gain and 3-dB bandwidth of our optical receiver circuit is 84 $dB{\Omega}$ and 12 GHz, respectively. 20-Gb/s $2^{31}-1$ electrical pseudo-random bit sequence data are successfully received with the bit-error rate less than $10^{-12}$. The receiver circuit has chip area of $0.5mm{\times}0.44mm$ and it consumes excluding the output buffer 84 mW with 1.2-V supply voltage.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.1-4
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• 2005

본 논문에서는 병렬식 광 인터컨넥트 응용을 위한 멀티채널 광수신기 어레이를 구현한다. 0.8$\mu$m Si/SiGe HBT 공정을 이용하여 설계한 수신기 어레이는 4채널의 전치증폭기 (transimpedance amplifier 혹은 TIA)와 PIN 광다이오드를 포함하는데, TIA는 일반적인 에미터 접지 (common-emitter 혹은 CE) 입력단을 취한다. 측정결과로서, CE TIA 어레이는 3.9GHz 주파수 대역폭과 62dB$\Omega$ 트랜스 임피던스 이득, 7.SpA/sqrt(Hz) 평균 노이즈 전류 스펙트럼 밀도 및 -2SdB 채널 간 crosstalk 성능을 가지며, 4채널 전체 모듈이 40mW 전력소모를 보인다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.22-26
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• 2012

본 논문에서는 0.18um CMOS(1P4M) 공정을 이용하여 HDMI용 액티브 광케이블에 적합한 채널당 2.5-Gb/s의 동작 속도를 갖는 광 수신기를 구현하였다. 광 수신기는 차동 증폭구조를 가지는 트랜스임피던스 증폭기, 5개의 증폭단을 갖는 리미팅 증폭기, 출력 버퍼단으로 구성된다. 트랜스임피던스 증폭기는 피드백 저항을 가진 인버터 입력구조로 구현함으로써 낮은 잡음지수와 작은 전력소모를 갖도록 설계하였다. 연이은 차동구조 증폭기 및 출력 버퍼단을 통해 전체 전압이득을 증가하였고, 리미팅 증폭단과의 연동을 용이하게 했다. 리미팅 증폭기는 다섯 단의 증폭단과 출력 버퍼단, 옵셋 제거 회로단으로 이루어져 있다. 시뮬레이션 결과, 제안한 광 수신기는 $91dB{\Omega}$ 트랜스임피던스 이득, 1.55 GHz 대역폭(입력단 0.32 pF의 포토다이오드 커패시턴스 포함), 16 pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, 및 -21.6 dBm 민감도 ($10^{-12}$ BER)를 갖는다. 또한, DC 시뮬레이션 결과, 1.8-V의 전원전압에서 총 40 mW의 전력을 소모한다. 제작한 칩은 패드를 포함하여 $1.35{\times}2.46mm^2$의 면적을 갖는다. optical eye-diagram 측정 결과, 2.5-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다.