• 전자공학회논문지
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• 제53권10호
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• pp.34-39
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• 2016

본 논문에서는 체내 이식용 신경 신호 기록 장치를 위한 저전압 저전력 아날로그 front-end 집적회로를 설계하였다. 제안된 집적 회로는 1 Hz에서 5 kHz 주파수 대역에 존재하는 신경 신호를 처리하기 위해 저잡음 neural 증폭기와 대역폭 조절이 가능한 능동 bandpass 필터로 구성되어 있다. Neural 증폭기는 우수한 잡음 특성을 위해 source-degenerated folded-cascode 연산증폭기를 기반으로 하여 설계하였고, 능동 필터의 경우 저전력의 current-mirror 연산증폭기를 이용하여 설계하였다. 능동 필터의 high-pass cutoff 주파수는 1 Hz에서 300 Hz까지 제어가 가능하며, low-pass cutoff 주파수는 300 Hz에서 8 kHz까지 제어가 가능하다. 전체 아날로그 front-end 회로는 53.1 dB의 전압 이득 성능과 1 Hz에서 10 kHz 대역에 대해서 $4.68{\mu}Vrms$의 입력 잡음 성능과 3.67의 noise efficiency factor 성능을 보인다. $18-{\mu}m$ CMOS 공정을 이용하여 설계를 하였고 1-V 전원에서 $3.2{\mu}W$의 전력 소모 성능을 갖는다. 칩 레이아웃 면적은 $0.19 mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.1-7
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• 2007

고주파 응용을 위한 AB급 바이폴라 선형 트랜스컨덕터들을 제안한다. 이들 트랜스컨덕터는 전압 폴로워, 저항기, 그리고 전류 폴로워로 구성된다. 폴로워 회로들은 트랜스리니어 셀들로 실현되기도 하고, 단위-이득 버퍼들로 실현되기도 한다. 제안된 트랜스컨덕터들은 8 GHz 바이폴라 트랜지스터-어레이 파라미터를 이용하여 SPICE 시뮬레이션 되었다. 시뮬레이션 결과는, 트랜스리니어 셀들을 이용한 트랜스컨덕터가 단위-이득 버퍼들을 이용한 그것보다 더 좋은 선형성을 가지는데 반해, 후자는 전자보다 더 좋은 온도 특성과 더 높은 입력 저항을 가진다는 것을 보여준다. 제안된 트랜스컨덕터들의 실용성을 검증하기 위하여, 이들 트랜스컨덕터로 중간 주파수(IF) 대역의 4차 대역-통과 여파기를 구현하였다.

• 한국전기전자재료학회논문지
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• 제23권4호
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• pp.267-272
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• 2010

In this paper, a Gm-C LPF utilizing common-mode feedforward (CMFF) CMOS inverter type operational transconductance amplifier (OTA) has been designed and verified by circuit simulations. The CMFF CMOS inverter OTA was optimized for wide input linearity and low current consumption using a standard 0.18 ${\mu}m$ CMOS process; gm of 100 ${\mu}S$ and current of 100 ${\mu}A$ at supplied voltage of 1.3 V. Using this optimized CMFF CMOS inverter type OTA, an elliptic 5th order Gm-C LPF for GPS specifications was designed. Gain and frequency tuning of the LPF was done by changing the internal supply voltages. The designed Gm-C LPF gave pass-band ripple of 1.6 dB, stop-band attenuation of 60.8 dB, current consumption of 0.60 mA at supply voltage of 1.2 V. The gain and frequency characteristics of designed Gm-C LPF was unchanged even though the input common-mode voltage is varied.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.251-263
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• 2008

In this paper, we report an analytical modeling and 2-D Synopsys Sentaurus TCAD simulation of ion implanted silicon carbide MESFETs. The model has been developed to obtain the threshold voltage, drain-source current, intrinsic parameters such as, gate capacitance, drain-source resistance and transconductance considering different fabrication parameters such as ion dose, ion energy, ion range and annealing effect parameters. The model is useful in determining the ion implantation fabrication parameters from the optimization of the active implanted channel thickness for different ion doses resulting in the desired pinch off voltage needed for high drain current and high breakdown voltage. The drain current of approximately 10 A obtained from the analytical model agrees well with that of the Synopsys Sentaurus TCAD simulation and the breakdown voltage approximately 85 V obtained from the TCAD simulation agrees well with published experimental results. The gate-to-source capacitance and gate-to-drain capacitance, drain-source resistance and trans-conductance were studied to understand the device frequency response. Cut off and maximum frequencies of approximately 10 GHz and 29 GHz respectively were obtained from Sentaurus TCAD and verified by the Smith's chart.

• 한국전기전자재료학회논문지
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• 제26권8호
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• pp.575-581
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• 2013

The self-cascode (SC) structure has low output voltage swing and high output resistance. In order to implement a simple and better SC structure, the native-$V_{th}$ MOSFETs which has low threshold voltage($V_{th}$) is applied. The proposed SC structure is designed using a qualified industry standard $0.18-{\mu}m$ CMOS technology. Measurement results show that the proposed SC structure has higher transconductance as well as output resistance than single MOSFET. In addition, analog building blocks (e.g. current mirror, basic amplifier circuits) with the proposed SC structure are investigated using by Cadence Spectre simulator. Simulation results show improved electrical performances.

• 대한전자공학회논문지
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• 제27권11호
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• pp.126-134
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• 1990

CMOS VLSI 기술에서 고속으로 데이타를 인식하기 위해서는 비교적 낮은 전달 콘덕턴스와 MOS 소자 장치들의 불균형을 극복하는 것이 중요하다. 그러나 CMOS 소자들의 한계 때문에 VLSI 회로설계는 일반적으로 CMOS 동작에 알맞도록 바이폴라 A/D(analog-to-digital)변환기가 사용되었다. 또한 파이프라인으로 종속 연결된 RSA에 의하여 전압 비교가 이뤄지는 VLSI CMOS 비교기를 설계하였다. 따라서 본 논문에서는 파이프라인으로 연결된 CMOS 비교기와 병합한 A/D 변환기를 설계하였다.

• 전기전자학회논문지
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• 제20권3호
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• pp.318-321
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• 2016

IoT 산업이 빠르게 성장하면서 전원 관리 집적회로의 중요성이 부각되고 있다. 본 논문에서는 리플 Subtractor, 피드 포워드 커패시터, OTA를 이용한 LDO 구조를 제안한다. 이를 통해 10MHz가 넘는 고주파 영역에서도 -40dB 이상 높은 전원 전압 제거비(PSRR)를 얻었다. 설계된 Low-Dropout(LDO) 레귤레이터는 $0.18{\mu}m$ CMOS 공정에서 설계되었으며 시뮬레이션 결과 PSRR은 부하 전류 40mA, 500kHz에서 -73.4dB다. 최대 구동 가능 전류는 40mA이다.

• 디지털산업정보학회논문지
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• 제20권2호
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• pp.63-74
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• 2024

This Paper presents a resistive wideband fully differential low-noise amplifier (LNA) designed using a noise-cancellation technique for TV tuner applications. The front-end of the LNA employs a cascode common-gate (CG) configuration, and cross-coupled local feedback is employed between the CG and common-source (CS) stages. The moderate gain at the source of the cascode transistor in the CS stage is utilized to boost the transconductance of the cascode CG stage. This produces higher gain and lower noise figure (NF) than a conventional LNA with inductor. The NF can be further optimized by adjusting the local open-loop gain, thereby distributing the power consumption among the transistors and resistors. Finally, an optimized DC gain is obtained by designing the output resistive network. The proposed LNA, designed in SK Hynix 180 nm CMOS, exhibits improved linearity with a voltage gain of 10.7 dB, and minimum NF of 1.6-1.9 dB over a signal bandwidth of 40 MHz to 1 GHz.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.21-27
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• 2004

본 논문에서는 60 GHz 무선 LAN(wireless local area network) 응용을 위해 0.1 ㎛ Γ-gate pseudomorphic high electron mobility transistor(PHEMT)를 이용하여 V-band용 millimeter-wave monolithic integrated circuit(MIMIC) 저잡음 증폭기를 설계 및 제작하였다. 본 연구에서 개발한 PHEMT의 DC 특성으로 드레인 포화 전류 밀도(Idss)는 450 mA/mm, 최대 전달컨덕턴스(gm, max)는 363.6 mS/mm를 얻었으며, RF 특성으로 전류이득 차단주파수(fT)는 113 GHz, 최대 공진 주파수(fmax)는 180 GHz의 성능을 나타내었다. V-band MIMIC 저잡음 증폭기의 개발을 위해 PHEMT의 비선형 모델과 CPW 라이브러리를 구축하였으며, 이를 이용하여 V-band MIMIC 저잡음 증폭기를 설계하였다. 설계된 V-band MIMIC 저잡음 증폭기는 본 연구에서 개발된 PHEMT 기반의 MIMIC 공정을 이용해 제작되었으며, V-band MIMIC 저잡음 증폭기의 측정결과, 60 GHz에서 S21이득은 21.3 dB, 입력반사계수는 -10.6 dB 그리고 62.5 GHz에서 출력반사계수는 -29.7 dB의 특성을 나타내었다. V-band MIMIC 저잡음 증폭기의 잡음지수 측정결과, 60 GHz에서 4.23 dB의 특성을 나타내었다.

• 한국통신학회논문지
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• 제27권4B호
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• pp.365-371
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• 2002

본 논문에서는 전자선 묘화 장비를 이용하여 게이트 길이가 0.2 $\mu\textrm{m}$ 이하인 밀리미터파용 전력 PHEMT 소자를 제작하고 DC 특성과 주파수 특성 그리고 전력 특성을 측정하고 분석하였다. PHEMT의 제작에 사용된 단위공정은 저 저항 오믹 접촉, 에어 브릿지 및 후면 가공 공정기술 등을 이용하였다. 제작된 전력용 PHEMT는 35 GHz의 중심주파수에서 4 dB의 S21 이득과 317 mS/mm의 최대 전달컨덕턴스 그리고 62 GHz의 차단주파수와 12G GHz의 최대 공진주파수를 나타내었다. 또한 측정된 전력 특성은 35.5 %의 드레인 효율과 16 dB의 최대 출력전력 그리고 4 dB의 전력 이득을 나타내었다.