• 대한전자공학회논문지SD
• /
• 제45권12호
• /
• pp.41-46
• /
• 2008

본 논문에서는 $0.1{\mu}m$ InGaAs/InAlAs/GaAs metamorphic HEMT기술을 기반으로 하여 D-Band(110 - 140 GHz) 대역에서 동작하는 MMIC 2단 구동 증폭기를 제작하였다. 제작된 구동 증폭기는 밀리미터파 대역인 110 GHz에서 10 dB 이상의 우수한 $S_{21}$ 이득 특성을 보였으며, 이때 반사 특성 또한 $S_{11}$ -3.5 dB와 $S_{22}$ -6.5 dB로 양호한 특성을 얻었다. 이러한 높은 성능의 MMIC 구동증폭기의 특성은 주로 MHEMT 성능에 기인한다. 본 논문에서 적용한 $0.1{\mu}m$ MHEMT는 760 mS/mm의 전달컨덕턴스 특성과 195 GHz의 차단주파수 391 GHz의 최대공진 주파수 특성을 갖는다.

• 한국전자파학회논문지
• /
• 제24권2호
• /
• pp.128-135
• /
• 2013

본 논문에서는 Si가 도핑된 Modulation-doped AlGaN/GaN 이종 접합 구조를 가지는 전력증폭기용 MISHFET 소자를 제작하였다. 제작된 GaN TR 소자는 6H-SiC(0001)의 Substrate 위에 성장시켰으며, 180 nm의 gate length를 가진다. 제작된 소자를 측정한 결과, 837 mA/mm의 최대 드레인 전류 특성, 177 mS/mm의 $g_m$(Tranconductance)을 가지며, $f_T$는 45.6 GHz, $f_{MAX}$는 46.5 GHz로 9.3 GHz에서 1.54 W/mm의 전력 밀도와 40.24 %의 PAE를 가지는 것으로 확인되었다.

• 한국산업정보학회:학술대회논문집
• /
• 한국산업정보학회 2000년도 추계공동학술대회논문집
• /
• pp.357-365
• /
• 2000

본 논문에서는 제산기가 제거된 싱글톤 퍼지제어기에 대한 새로운 귀속도 함수 발생기 및 계수 선택기회로를 제안함으로써 회로 구성소자를 줄일 수 있는 기법을 제안하였다. 입력 값의 범위에 따라 추론에 사용될 언어변수를 미리 결정하여 필요한 귀속도 함수만을 발생시킴으로서 보다 간략화 된 회로를 구성할 수 있으며 또한 추론의 결과에 영향을 줄 계수들을 미리 선택해 주는 계수 선택회로를 통해 전건부의 적합도가 0이 되는 모든 규칙들에 대한 연산 회로를 제거하였다. 그리고 귀속도 함수 발생기에서 발생하는 전류모드 CMOS 회로의 문제점인 팬-아웃(fan-out)수의 제한을 해결하기 위해 전압입력-전류출력의 귀속도 함수발생기를 OTA방식으로 구성하였다. 기존의 방법에 비해 블록 수와 소자수가 큰 폭으로 감소하였음을 확인하였고, 또한 전건부와 언어변수의 수가 증가할수록 더욱 효과적임을 확인하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2011년도 제40회 동계학술대회 초록집
• /
• pp.287-287
• /
• 2011

ITRS(international technology roadmap for semiconductors)에 따르면 MOS (metal-oxide-semiconductor)의 CD(critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/SiO2를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두되고 있다. 일반적으로 metal gate를 식각시 정확한 CD를 형성시키기 위해서 plasma를 이용한 RIE(reactive ion etching)를 사용하고 있지만 PIDs(plasma induced damages)의 하나인 PICD(plasma induced charging damage)의 발생이 문제가 되고 있다. PICD의 원인으로 plasma의 non-uniform으로 locally imbalanced한 ion과 electron이 PICC(plasma induced charging current)를 gate oxide에 발생시켜 gate oxide의 interface에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 metal gate의 식각공정에 HDP(high density plasma)의 ICP(inductively coupled plasma) source를 이용한 중성빔 시스템을 사용하여 PICD를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. 식각공정조건으로 gas는 HBr 12 sccm (80%)와 Cl2 3 sccm (20%)와 power는 300 w를 사용하였고 200 eV의 에너지로 식각공정시 TEM(transmission electron microscopy)으로 TiN의 anisotropic한 형상을 볼 수 있었고 100 eV 이하의 에너지로 식각공정시 하부층인 HfO2와 높은 etch selectivity로 etch stop을 시킬 수 있었다. 실제 공정을 MOS의 metal gate에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU(North Carolina State University) CVC model로 effective electric field electron mobility를 구한 결과 electorn mobility의 증가를 볼 수 있었고 또한 mos parameter인 transconductance (Gm)의 증가를 볼 수 있었다. 그 원인으로 CP(Charge pumping) 1MHz로 gate oxide의 inteface의 분석 결과 이러한 결과가 gate oxide의 interface trap양의 감소로 개선으로 기인함을 확인할 수 있었다.

• 전자공학회논문지T
• /
• 제35T권1호
• /
• pp.7-13
• /
• 1998

Submicron급의 고집적 소자에서는 종래의 긴 채널 소자에서 생기지 않던 짧은 채널효과에 기인하는 2차원적인 영향으로 고온전자(hot carrier) 등이 발생하여 소자의 신뢰성을 저하시키는 요인이 되고 있어 이들의 발생을 최소화할 수 있는 다양한 형상의 소오스/드레인 구조가 연구되고 있다. 본 논문에서는 제작공정의 간략화, 소자규모의 미세화, 응답속도의 고속화에 적합한 소오스/드레인에 Schottky장벽 접합을 채택한 MOS형 트랜지스터를 제안하고, p형 실리콘을 이용한 소자의 제작을 통하여 동작특성을 조사하였다. 이 소자의 출력특성은 포화특성이 나타나지 않는 트랜지스터의 작용이 나타났으며, 전계효과 방식의 동작에 비하여 높은 상호콘덕턴스를 갖고 있는 것으로 나타났다. 여기서 고농도의 채널층을 형성하여 구동 전압을 낮게하고 높은 저항의 기판을 사용하므로서 드레인과 기판사이의 누설전류를 감소시키는 등의 개선점이 있어야 할 것으로 나타났다.

• 대한전자공학회논문지SD
• /
• 제38권6호
• /
• pp.383-389
• /
• 2001

본 논문에서는 밀리미터파 대역에서 응용 가능한 AIGaAs/InGaAs PHEMT를 제작하고 특성을 분석하였다. 제작에 사용된 PHEMT 웨이퍼는 ATLAS 시뮬레이터를 이용하여 DC 및 RF 특성을 최적화 하였다. 게이트 길이가 0.35 ㎛이고 서로 다른 게이트 폭과 게이트 핑거 수를 갖는 PHEMT를 전자빔 노광장치를 이용하여 제작하였다. 제작된 소자의 게이트 길이와 핑거수에 따른 RF 특성변화를 측정 분석하였다. 게이트 핑거 수가 2개인 PHEMT의 DC 특성으로 1.2 V의 무릎 전압, -1.5 V의 핀치-오프 전압, 275 ㎃/㎜의 드레인 전류 밀도 및 260.17 ㎳/㎜의 최대 전달컨덕턴스를 얻었다. 또한 RF 특성으로 35 ㎓에서 3.6 ㏈의 S/sub 21/ 이득, 11.15 ㏈의 MAG와 약 45 ㎓의 전류 이득 차단 주파수 그리고 약 100 ㎓의 최대 공진주파수를 얻었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제5권3호
• /
• pp.159-167
• /
• 2005

Quantization effects (QEs), which manifests when the device dimensions are comparable to the de Brogile wavelength, are becoming common physical phenomena in the present micro-/nanometer technology era. While most novel devices take advantage of QEs to achieve fast switching speed, miniature size and extremely small power consumption, the mainstream CMOS devices (with the exception of EEPROMs) are generally suffering in performance from these effects. In this paper, an analytical model accounting for the QEs and poly-depletion effects (PDEs) at the silicon (Si)/dielectric interface describing the capacitance-voltage (C-V) and current-voltage (I-V) characteristics of MOS devices with thin oxides is developed. It is also applicable to multi-layer gate-stack structures, since a general procedure is used for calculating the quantum inversion charge density. Using this inversion charge density, device characteristics are obtained. Also solutions for C-V can be quickly obtained without computational burden of solving over a physical grid. We conclude with comparison of the results obtained with our model and those obtained by self-consistent solution of the $Schr{\ddot{o}}dinger$ and Poisson equations and simulations reported previously in the literature. A good agreement was observed between them.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2006년도 하계종합학술대회
• /
• pp.227-228
• /
• 2006

In this paper, we introduce the design and fabrication of 60 GHz low noise amplifier MMIC for IEEE802.15.3c WPAN system. The 60 GHz LNA was designed using ETRI's $0.12{\mu}m$ PHEMT process. The PHEMT shows a peak transconductance ($G_{m,peak}$) of 500 mS/mm, a threshold voltage of -1.2 V, and a drain saturation current of 49 mA for 2 fingers and $100{\mu}m$ total gate width (2f100) at $V_{ds}$=2 V. The RF characteristics of the PHEMT show a cutoff frequency, $f_T$, of 97 GHz, and a maximum oscillation frequency, $f_{max}$, of 166 GHz. The performances of the fabricated 60 GHz LNA MMIC are operating frequency of $60.5{\sim}62.0\;GHz$, small signal gain ($S_{21}$) of $17.4{\sim}18.1\;dB$, gain flatness of 0.7 dB, an input reflection coefficient ($S_{11}$) of $-14{\sim}-3\;dB$, output reflection coefficient ($S_{22}$) of $-11{\sim}-5\;dB$ and noise figure (NF) of 4.5 dB at 60.75 GHz. The chip size of the amplifier MMIC was $3.8{\times}1.4\;mm^2$.

• 한국전자파학회논문지
• /
• 제12권4호
• /
• pp.551-561
• /
• 2001

본 연구에서는 GEC-Marconi 사의 H40 GaAs pHEMT 소자에 대해서 새롭게 수정한 Curtice 모델을 사용하여 대신호 통합모델을 구축하였다. 통합모델에는 DC 특성과 biss에 따른 소신호 및 잡음 특성이 모두 포함되어 있으며, 특히 수정되 Curtice 모델을 사용함으로써 gate-source 간의 전압이 증가함에 따라 나타나는 pHEMT 의 transconductance(이하 $g_{m}$) 특성을 매우 간단하면서도 물리적으로 설명할 수 있게 하였다. 또한 통합모델 내부에는 RF-choke를 사용함으로써 $g_{m}$, $R_{ds}$ 성분의 DC 상태와 AC 상태에서의 차이를 설명하게 하였다. 통합모델을 HP사의 simulation tool 인 MDS(Microwave Design System)의 SDD(Symbolically Defined Device)를 이용하여 구현한 후, 실제의 data와 비교한 결과 DC, small signal, 그리고 noise 에 대한 특성에 H40 pHEMT 와 대부분 일치함을 보았으며, 선형과 다양한 harmonic balance simulation 의 수렴성 및 정확성을 확인함으로써 본 모델을 이용한 경우 저잡음 증폭기, 발진기, 그리고 혼합기 등의 여러 부품설계를 할 수 있음을 보였다.

• 한국전자파학회논문지
• /
• 제22권2호
• /
• pp.214-219
• /
• 2011

본 논문에서는 2.4, 3.5, 5.2 GHz의 대역에 맞추어 스위칭 동작을 하는 다중 대역 저잡음 증폭기를 CMOS 0.18 um 공정을 이용하여 설계하였다. 제안된 회로는 스위칭 트랜지스터를 이용하여 입력단에서는 트랜스 컨덕턴스, 게이트-소스 캐패시턴스를 조정하고, 출력단에서는 캐패시턴스를 조정하는 방식으로 다중 대역 입출력 정합을 이루었다. 제안된 저잡음 증폭기는 각 스위칭 트랜지스터의 동작 상태에 따라 2.4, 3.5, 5.2 GHz 대역에서 제안된 회로는 입출력단에서 각각 14.2, 12, 11 dB의 이득과 3, 2.9, 2.8의 잡음 지수 특성을 갖는다. 다중 대역 저잡음 증폭기는 1.8 V의 공급 전압에 대해서 4.2~5.4 mW의 전력을 소비한다.