• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2009년도 추계학술대회 논문집
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• pp.693-694
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• 2009

• Journal of Welding and Joining
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• 제29권3호
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• pp.35-38
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• 2011

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2011년도 춘계학술대회 논문집
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• pp.733-734
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• 2011

• 전자공학회논문지
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• 제53권7호
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• pp.131-137
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• 2016

본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다.

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.71-78
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• 2012

본 논문은 기존의 미세화 경향에 대한 bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 문제점과 그 해결책에 대해 자세히 설명하며, 특히 $10{\mu}m$ 이하로 박막화한 로직 디바이스의 특성 변화에 대한 결과를 보고한다. 웨이퍼 박막화 공정에서는 기계적 강도 변동 요인, 금속 불순물에 대한 gettering 대책에 대해 논의되며, 본딩 공정에서는 웨이퍼의 두께 균일도를 높이기 위한 방법에 대해 설명한다. TSV형성 공정에서는 누설 전류 발생 원인과 개선 방법을 소개한다. 마지막으로 본 기술을 적용한 3차원 디바이스에 대한 roadmap에 관해 논의할 것이다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.80-80
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• 2018

실리콘 관통전극 (Through Silicon Via, TSV)는 메모리 칩을 적층하여 고밀도의 집적회로를 구현하는 기술로, 기존의 와이어 본딩 (Wire bonding) 기술보다 낮은 소비전력과 빠른 속도가 특징인 3차원 집적기술 중 하나이다. TSV는 일반적으로 도금 공정을 통하여 충전되는데, 고종횡비의 TSV에 결함 없이 구리를 충전하기 위해서 3종의 유기첨가제(억제제, 가속제, 평탄제)가 도금액에 첨가되어야 한다. 이러한 첨가제 중 결함 발생유무에 가장 큰 영향을 주는 첨가제는 평탄제이기 때문에, 본 연구에서는 이미다졸(imidazole) 계열, 이민(imine) 계열, 디아조늄(diazonium) 계열 및 피롤리돈(pyrrolidone) 계열과 같은 평탄제(leveler)의 작용기에 따라 TSV 충전 성능을 조사하였다. TSV 충전 시 관능기의 거동을 규명하기 위해 QCM (quartz crystal microbalance) 및 EQCM (electrochemical QCM)을 사용하여 흡착 정도를 측정하였다. 실험 결과, 디아조늄 계열의 평탄제는 TSV를 결함 없이 충전하였지만 다른 작용기를 갖는 평탄제는 TSV 내 결함이 발생하였다. QCM 분석에서 디아조늄 계열의 평탄제는 낮은 흡착률을 보이지만 EQCM 분석에서는 높은 흡착률을 나타내었다. 즉, 디아조늄 계열의 평탄제는 전기 도금 동안 전류밀도가 집중되는 TSV의 상부 모서리에서 국부적인 흡착을 선호하며 이로 인하여 무결함 충전이 달성된다고 추론할 수 있다.

• Journal of the Optical Society of Korea
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• 제18권5호
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• pp.531-537
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• 2014

Through-silicon vias (TSVs) are fine, deep holes fabricated for connecting vertically stacked wafers during three-dimensional packaging of semiconductors. Measurement of the TSV geometry is very important because TSVs that are not manufactured as designed can cause many problems, and measuring the critical dimension (CD) of TSVs becomes more and more important, along with depth measurement. Applying white-light scanning interferometry to TSV measurement, especially the bottom CD measurement, is difficult due to the attenuation of light around the edge of the bottom of the hole when using a low numerical aperture. In this paper we propose and demonstrate four bottom CD measurement methods for TSVs: the cross section method, profile analysis method, tomographic image analysis method, and the two-dimensional Gaussian fitting method. To verify and demonstrate these methods, a practical TSV sample with a high aspect ratio of 11.2 is prepared and tested. The results from the proposed measurement methods using white-light scanning interferometry are compared to results from scanning electron microscope (SEM) measurements. The accuracy is highest for the cross section method, with an error of 3.5%, while a relative repeatability of 3.2% is achieved by the two-dimensional Gaussian fitting method.

• 센서학회지
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• 제28권2호
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• pp.127-132
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• 2019

In this study, the fabrication of through-silicon vias (TSVs) filled with SWNTs/Sn by utilizing surface/bulk micromachining and MEMS technologies is proposed. Tin (Sn) and single-walled nanotube (SWNT) powders are used as TSV interconnector materials in the development of a novel TSV at low temperature. The measured resistance of a TSV filled with SWNT/Sn powder is considerably reduced by increasing the fraction of Sn and is lower than that of a TSV filled with only Sn. This is because of a decrease in the surface scattering of electrons along with an increase in the grain size of sintered SWNTs/Sn. The proposed method is conducted at low temperatures (< $400^{\circ}C$) due to the low melting temperature of Sn; hence, the proposed TSVs filled with SWNTs/Sn can be utilized in CMOS based applications.

• 한국전기전자재료학회논문지
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• 제33권4호
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• pp.263-270
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• 2020

In this study, the physical mechanism and diffusion effects in aluminium implanted silicon was investigated. For fabricating power semiconductor devices, an aluminum implantation can be used as an emitter and a long drift region in a power diode, transistor, and thyristor. Thermal treatment with O₂ gas exhibited to a remarkably deeper profile than inert gas with N₂ in the depth of junction structure. The redistribution of aluminum implanted through via thermal annealing exhibited oxidation-enhanced diffusion in comparison with inert gas atmosphere. To investigate doping distribution for implantation and diffusion experiments, spreading resistance and secondary ion mass spectrometer tools were used for the measurements. For the deep-junction structure of these experiments, aluminum implantation and diffusion exhibited a junction depth around 20 ㎛ for the fabrication of power silicon devices.

• 대한산업공학회지
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• 제28권1호
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• pp.57-62
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• 2002

The semiconductor industry has continuously been looking for the ways to improve yield and to reduce manufacturing cost. The layout modification approach, one of yield enhancement techniques, is applicable to all design styles, but it does not require any additional resources in terms of silicon area. The layout modification method for yield enhancement consists of making local variations in the layout of some layers in such a way that the critical area, and consequently the sensitivity of the layer to point defects, is reduced. Chen and Koren (1995) proposed a greedy algorithm that removes defect sensitive area using via moving, but it is easy to fall into a local minimum. In this paper, we present a via moving algorithm using simulated annealing and enhance yield by diminishing defect sensitive area. As a result, we could decrease the defect sensitive area effectively compared to the greedy algorithm presented by Chen and Koren. We expect that the proposed algorithm can make significant contributions on company profit through yield enhancement.