• 한국통신학회논문지
• /
• 제39B권1호
• /
• pp.1-7
• /
• 2014

본 논문은 멀티 코어 SoC의 전체 테스트 시간 감축을 위한 효율적인 테스트 wrapper 설계 방법을 제안한다. 제안된 알고리즘은 잘 알려진 Combine 알고리즘을 사용하여 멀티코어 SoC의 각 코어에 대해 초기 local wrapper해 집합을 구성하고 가장 긴 테스트 시간을 소모하는 코어를 dominant 코어로 선택한다. Dominant 코어의 테스트 시간을 기준으로 다른 코어들에 대해 wrapper 특성인 TAM 와이어 수와 테스트 시간을 조정한다. Design space exploration을 위해 일부 코어들의 TAM 와이어 수를 줄이고 테스트 시간을 증가시킨다. 변경된 wrapper 특성을 기존 local wrapper 해 집합에 추가한다. 코어들의 기존 local wrapper 해 집합이 global wrapper 해 집합으로 확장되어 스케줄러에 의한 멀티코어 SoC의 전체 테스트 시간이 감소한다. 제안된 wrapper의 효과는 ITC'02 벤치마크 회로에 대해 $B^*$-트리 기반의 테스트 스케줄러를 사용하여 검증된다. 실험 결과 기존의 wrapper를 사용하는 경우에 비해 테스트 시간이 평균 4.7% 감소한다.

• 한국정보과학회논문지:시스템및이론
• /
• 제31권3_4호
• /
• pp.160-169
• /
• 2004

IC 집적기술이 고도로 발달하면서 출현한 SOC(System On a Chip)는 미리 설계된 코어를 재 사용하는 모듈러 기법을 회로 설계 과정에 도입시켰고, 따라서 테스트 설계에도 모듈러 기법이 도입되었다. 이러한 SOC 테스트에 소요되는 비용의 최소화를 위해서는, SOC 테스트 구조의 핵심 구성요소인 코어 테스트 wrapper의 테스트 시간과 테스트 면적을 동시에 최적화시킬 수 있는 설계 기법이 필요하다. 본 논문에서는 최소 비용의 SOC 테스트를 위한 효율적인 코어 테스트 Wrapper 설계 기법을 제안한다. 본 논문에서 제안하는 기법은 기존의 기법들이 각기 가지고 있는 장점들을 하나로 취합하고 더욱 발전시킴으로써 필드에서 실재적으로 사용될 수 있는 효율적인 코어 테스트 wrapper 설계 기법이다.

• 한국산학기술학회논문지
• /
• 제10권6호
• /
• pp.1191-1195
• /
• 2009

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 태스트하기 위해서는 외부 TAM 라인(line)에 각 스캔체인들을 할당해야 한다. IP 내에 존재하는 스캔체인들은 정상모드에서는 타이밍 위반(Timing Violation)이 발생하지 않도록 레이아웃이 되지만, 테스트 모드에서는 TAM 라인(line)과 연결되는 스캔체인들 간에 부가적인 레이아웃 거리를 갖게 되므로 스캔체인에서 타이밍 위반이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않도록 체인간 레이아웃거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다.

• 한국산학기술학회:학술대회논문집
• /
• 한국산학기술학회 2008년도 춘계학술발표논문집
• /
• pp.189-191
• /
• 2008

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 테스트 하기 위해서는 외부 TAM line에 각 스캔체인들을 할당해야 한다. IP 내에 존재하는 스캔체인들은 스캔체인간 레이아웃 거리를 갖게 되며 이 거리가 클럭주기를 넘어가는 경우 체인의 타이밍 위반(Timing violation)이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않도록 체인간 거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다.

• 대한전자공학회논문지SD
• /
• 제41권3호
• /
• pp.65-70
• /
• 2004

최근 하나의 칩에 여러 개의 코어들로 구성된 SOC(System on Chip) 테스트 비용의 증가로 인해 SOC 테스트에 있어서 재사용 방법론과 효율적인 테스트 방법의 중요성이 더욱 커지게 되었다. SOC 테스트의 일반적인 문제는 TAM(Test Access Mechanism)의 구조 설계와 테스트 코어 wrapper의 최적화, 테스트 스케줄링이 있다. 이러한 SOC 테스트의 목표는 테스트 시간과 하드웨어 오버헤드의 최소화이다. 이를 위해서 코어 내부의 스캔 체인과 입출력을 보다 균형 있게 배분하여 더 적은 테스트 시간과 TAM 너비를 사용하도록 테스트 시간과 하드웨어 오버헤드를 동시에 고려하여 설계하는 것이 중요하다. 본 논문에서는 SOC 테스트를 위한 비용을 줄일 수 있는 코어 테스트 wrapper 설계 기법을 제안한다. 본 논문의 제안 기법은 기존의 기법들의 장점을 취하고 단점을 보완함으로써 보다 적은 테스트 시간과 하드웨어 오버헤드를 가진다. 이를 입증하기 위해서 ITC'02 SOC 테스트 벤치마크 회로를 이용하여 실험을 하였다.

• 대한전자공학회논문지SD
• /
• 제45권2호
• /
• pp.61-68
• /
• 2008

본 논문에서는 Advanced Microcontroller Bus Architecture(AMBA) 기반 System-on-Chip(SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller(TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다.

• Journal of Biosystems Engineering
• /
• 제27권3호
• /
• pp.195-202
• /
• 2002

In order to make a winter cereal wrap silage, a tractor attached round bale wrapper was developed locally. Its specific structure and various functions were reported in the last submitted paper. In this study a control system of bale wrapper combining with the actuators of various processes was developed to make round bale wrapper compatible in the field. Also. its performance was tested by making the rye round bale. The results can be summarized as fellow. 1. The field capacity of round bale wrapping was investigated around 0.5 ha/hr, and the operating time of bale wrapper was about 3 min for each 500kg round bale 2. Plastic film which has maximum elongation rate of 796% was stretched to 150∼170% of original length and was lessened to 80∼90% of original width. 3. In the quality test of bale produced by developed bale wrapper, there was no significant changes of moisture contents if it was wrapped more than 4 layers of 25 ㎛-plastic film. 4. Also. temperature of the wrapped bale was about 33$\^{C}$ in the beginning of fermentation and was stabled to 26∼29$\^{C}$ during one month or more storage. Therefore, wrapping performance of the developed bale wrapper was properly.

• 대한전자공학회논문지SD
• /
• 제44권11호
• /
• pp.109-118
• /
• 2007

SoC의 집적도와 동작 속도의 증가로 인하여 지연 고장 테스트의 중요성이 더욱 커지고 있다. 본 논문은 천이 지연 고장 테스트를 지원하는 개선된 IEEE 1500 래퍼 셀 구조와 IEEE 1149.1 TAP 제어기를 이용하기 위한 인터페이스 회로를 제시하고 이를 이용한 테스트 방법을 제안 한다. 제안 하는 셀 구조는 한 번의 테스트 명령어를 이용하여 상승 지연 고장 테스트와 하강 지연 고장 테스트를 연속적으로 수행 할 수 기능을 유지하면서 기존의 셀 구조에 비하여 적은 면적 오버헤드를 가지며 테스트 시간을 줄일 수 있다. 또한 다른 클럭으로 동작하는 코어에 대한 테스트를 동시에 수행 할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제16권2호
• /
• pp.226-235
• /
• 2016

The yield of 3D stacked IC manufacturing improves with the pre-bond integrity testing of through silicon vias (TSVs). In this paper, an efficient pre-bond test method is presented based on IEEE std. 1500, which can precisely diagnose any happening of TSV defects. The IEEE std. 1500 wrapper cells are augmented for the proposed method. The pre-bond TSV test can be performed by adjusting the driving strength of TSV drivers and the test clock frequency. The experimental results show the advantages of the proposed approach.

• 한국정보과학회논문지:소프트웨어및응용
• /
• 제32권8호
• /
• pp.704-716
• /
• 2005

미리 만들어진 컴포넌트를 조립하여 새로운 소프트웨어를 개발하는 방법은 개발비용과 기간을 획기적으로 줄일 수 있다는 장점으로 전통적인 방법의 대안이 되고 있다. 하지만 컴포넌트를 통합 조립하면서 신뢰도를 확인하고 새 환경에 맞는지 테스트하는 과정이 복잡하고 비용이 많이 소요된다면 효과적인 방법이 될 수 없다. 대규모 시스템에 효율적으로 사용, 조림될 컴포넌트들은 원시코드 형태로 배포되지 않아서 새 환경에 적합한지 시험하고 관찰하는 철저한 테스트가 어렵다. 이러한 문제점을 해결하기 위하여 컴포넌트가 재사용되었을 때 쉽게 검증되도록 미리 테스트 모듈을 내장한 Built-In 테스트 방법이 있지만 컴포넌트의 기능이 다양하고 복잡하게 되면 컴포넌트에 포함된 테스트 모듈의 규모가 커지고 다양하고 융통성 있는 테스트가 어려워진다. 이 논문에서는 컴포넌트의 Built-In 테스트 기능을 대체할만한 컴포넌트 테스트를 위한 래퍼(wrapper)를 제안하고 이를 설계, 구현하여 실용성을 보였다. 래퍼를 자동 생성하여 테스트하면 컴포넌트의 테스트 준비 과정에 드는 노력이 줄어들고 테스트를 다양한 측면에서 테스트해 볼 수 있다.