• 한국전기전자재료학회논문지
• /
• 제26권11호
• /
• pp.816-820
• /
• 2013

We investigated the characteristics of the silicon oxy-nitride and nitride films grown by plasma-enhanced chemical vapor deposition (PECVD) at the low temperature with a varying $NH_3/N_2O$ mixing ratio and a fixed $SiH_4$ flow rate. The deposition temperature was held at $150^{\circ}C$ which was the temperature compatible with the plastic substrate. The composition and bonding structure of the nitride films were investigated using Fourier transform infrared spectroscopy (FTIR) and X-ray photoelectron spectroscopy (XPS). Nitrogen richness was confirmed with increasing optical band gap and increasing dielectric constant with the higher $NH_3$ fraction. The leakage current density of the nitride films with a high NH3 fraction decreased from $8{\times}10^{-9}$ to $9{\times}10^{-11}(A/cm^2$ at 1.5 MV/cm). This results showed that the films had improved electrical properties and could be acceptable as a gate insulator for thin film transistors by deposited with variable $NH_3/N_2O$ mixing ratio.

• 한국정보디스플레이학회:학술대회논문집
• /
• 한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권1호
• /
• pp.251-254
• /
• 2007

Principal challenges to $\underline{direct\;fabrication}$ of high performance a-Si:H transistor arrays on flexible substrates include automated handling through bonding-debonding processes, substrate-compatible low temperature fabrication processes, management of dimensional instability of plastic substrates, and planarization and management of CTE mismatch for stainless steel foils. Viable solutions to address these challenges are described.

• 한국정보통신학회논문지
• /
• 제8권4호
• /
• pp.821-825
• /
• 2004

본 연구는 에치스토퍼를 기존의 방식과 다르게 적용하여 수소화 된 비정질 실리콘 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인간의 기생용량을 줄인다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층 , 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si：H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si：H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조하면 기존의 박막 트랜지스터에 비하여 특성은 같고, 제조공정은 줄어들며, 또한 게이트와 소오스-드레인간의 기생용량이 줄어들어 동작속도를 개선시킬 수 있다.

• 반도체디스플레이기술학회지
• /
• 제20권4호
• /
• pp.157-160
• /
• 2021

As an insulator for a thin film transistor(TFT) and an encapsulation material of organic light emitting diode(OLED), aluminum oxide (Al₂O₃) has been widely studied using several technologies. Especially, in spite of low deposition rate, atomic layer deposition (ALD) has been used as a process method of Al₂O₃ because of its low process temperature and self-limiting reaction. In the Al₂O₃ deposition by ALD method, Ar Purge had some crucial effects on the film properties. After reaction gas is injected as a formation of pulse, an inert argon(Ar) purge gas is injected for gas desorption. Therefore, the process parameter of Ar purge gas has an influence on the ALD deposited film quality. In this study, Al₂O₃ was deposited on glass substrate at a different Ar purge time and its structural characteristics were investigated and analyzed. From the results, the growth rate of Al₂O₃ was decreased as the Ar purge time increases. The surface roughness was also reduced with increasing Ar purge time. In order to obtain the high quality Al₂O₃ film, it was known that Ar purge times longer than 15 sec was necessary resulting in the self-limiting reaction.

• 대한금속재료학회지
• /
• 제46권11호
• /
• pp.762-769
• /
• 2008

Hydrogenated amorphous silicon(a-Si : H) layers, 120 nm and 50 nm in thickness, were deposited on 200 $nm-SiO_2$/single-Si substrates by inductively coupled plasma chemical vapor deposition(ICP-CVD). Subsequently, 30 nm-Ni layers were deposited by E-beam evaporation. Finally, 30 nm-Ni/120 nm a-Si : H/200 $nm-SiO_2$/single-Si and 30 nm-Ni/50 nm a-Si:H/200 $nm-SiO_2$/single-Si were prepared. The prepared samples were annealed by rapid thermal annealing(RTA) from $200^{\circ}C$ to $500^{\circ}C$ in $50^{\circ}C$ increments for 30 minute. A four-point tester, high resolution X-ray diffraction(HRXRD), field emission scanning electron microscopy (FE-SEM), transmission electron microscopy (TEM), and scanning probe microscopy(SPM) were used to examine the sheet resistance, phase transformation, in-plane microstructure, cross-sectional microstructure, and surface roughness, respectively. The nickel silicide on the 120 nm a-Si:H substrate showed high sheet resistance($470{\Omega}/{\Box}$) at T(temperature) < $450^{\circ}C$ and low sheet resistance ($70{\Omega}/{\Box}$) at T > $450^{\circ}C$. The high and low resistive regions contained ${\zeta}-Ni_2Si$ and NiSi, respectively. In case of microstructure showed mixed phase of nickel silicide and a-Si:H on the residual a-Si:H layer at T < $450^{\circ}C$ but no mixed phase and a residual a-Si:H layer at T > $450^{\circ}C$. The surface roughness matched the phase transformation according to the silicidation temperature. The nickel silicide on the 50 nm a-Si:H substrate had high sheet resistance(${\sim}1k{\Omega}/{\Box}$) at T < $400^{\circ}C$ and low sheet resistance ($100{\Omega}/{\Box}$) at T > $400^{\circ}C$. This was attributed to the formation of ${\delta}-Ni_2Si$ at T > $400^{\circ}C$ regardless of the siliciation temperature. An examination of the microstructure showed a region of nickel silicide at T < $400^{\circ}C$ that consisted of a mixed phase of nickel silicide and a-Si:H without a residual a-Si:H layer. The region at T > $400^{\circ}C$ showed crystalline nickel silicide without a mixed phase. The surface roughness remained constant regardless of the silicidation temperature. Our results suggest that a 50 nm a-Si:H nickel silicide layer is advantageous of the active layer of a thin film transistor(TFT) when applying a nano-thick layer with a constant sheet resistance, surface roughness, and ${\delta}-Ni_2Si$ temperatures > $400^{\circ}C$.

• 한국응용과학기술학회지
• /
• 제29권2호
• /
• pp.199-204
• /
• 2012

유기 박막 트랜지스터 (organic thin-film transistors; OTFTs)는 유기 반도체 그리고 디스플레이와 같은 분야에 그들의 잠재적인 응용 가능성 때문에 많은 주목을 받고 있다. 하지만 급격한 산화 혹은 낮은 전기 이동도와 같은 단점으로 인하여 n-형 물질은 p-형 물질에 비해서 상대적으로 많은 연구가 진행되지 못한 실정이다. 따라서 본 논문에서는 n-형 반도체 물질인 [6,6]-phenyl-C61-butyricacidmethylester (PCBM)과 Poly(4-vinylphenol) (PVP)을 유기 절연막으로 이용하여 o-dichlorobenzene, toluene and chloroform과 같은 다양한 유기 용매를 사용한 플라스틱 기판에 유기트랜지스터를 제작하였고 유기 용매가 ODCB 경우 전계 효과 이동도는 약 0.034 $cm^2/Vs$ 그리고 점멸비(on/off ratio)는 ${\sim}1.3{\times}10^5$ 으로 향상 되었다. 다양한 유기 용매의 휘발성에 따라서 PCBM TFT의 전기적 특성에 미치는 영향을 규명하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
• /
• pp.344-344
• /
• 2014

Transparent amorphous oxide semiconductors such as a In-Ga-Zn-O (a-IGZO) have advantages for large area electronic devices; e.g., uniform deposition at a large area, optical transparency, a smooth surface, and large electron mobility >10 cm2/Vs, which is more than an order of magnitude larger than that of hydrogen amorphous silicon (a-Si;H).1) Thin film transistors (TFTs) that employ amorphous oxide semiconductors such as ZnO, In-Ga-Zn-O, or Hf-In-Zn-O (HIZO) are currently subject of intensive study owing to their high potential for application in flat panel displays. The device fabrication process involves a series of thin film deposition and photolithographic patterning steps. In order to minimize contamination, the substrates usually undergo a cleaning procedure using deionized water, before and after the growth of thin films by sputtering methods. The devices structure were fabricated top-contact gate TFTs using the a-IGZO films on the plastic substrates. The channel width and length were 80 and 20 um, respectively. The source and drain electrode regions were defined by photolithography and wet etching process. The electrodes consisting of Ti(15 nm)/Al(120 nm)/Ti(15nm) trilayers were deposited by direct current sputtering. The 30 nm thickness active IGZO layer deposited by rf magnetron sputtering at room temperature. The deposition condition is as follows: a rf power 200 W, a pressure of 5 mtorr, 10% of oxygen [O2/(O2+Ar)=0.1], and room temperature. A 9-nm-thick Al2O3 layer was formed as a first, third gate insulator by ALD deposition. A 290-nm-thick SS6908 organic dielectrics formed as second gate insulator by spin-coating. The schematic structure of the IGZO TFT is top gate contact geometry device structure for typical TFTs fabricated in this study. Drain current (IDS) versus drain-source voltage (VDS) output characteristics curve of a IGZO TFTs fabricated using the 3-layer gate insulator on a plastic substrate and log(IDS)-gate voltage (VG) characteristics for typical IGZO TFTs. The TFTs device has a channel width (W) of $80{\mu}m$ and a channel length (L) of $20{\mu}m$. The IDS-VDS curves showed well-defined transistor characteristics with saturation effects at VG>-10 V and VDS>-20 V for the inkjet printing IGZO device. The carrier charge mobility was determined to be 15.18 cm^2 V-1s-1 with FET threshold voltage of -3 V and on/off current ratio 10^9.

• 한국산학기술학회논문지
• /
• 제9권2호
• /
• pp.303-310
• /
• 2008

ICP-CVD(inductively-coupled Plasma chemical vapor deposition)를 사용하여 $250^{\circ}C$기판온도에서 140 nm 두께의 수소화된 비정질 실리콘(${\alpha}$-Si:H)을 제조하였다. 그 위에 30 nm-Ni을 열증착기를 이용하여 성막하고, $200{\sim}500^{\circ}C$ 사이에서 $50^{\circ}C$간격으로 30분간 진공열처리하여 실리사이드화 처리하였다. 완성된 실리사이드의 처리온도에 따른 실리사이드의 면저항값 변화, 미세구조, 상 분석, 표면조도 변화를 각각 사점면저항측정기, HRXRD(high resolution X-ray diffraction), FE-SEM(field emission scanning electron microscope), TEM(transmission electron microscope), SPM(scanning probe microscope)을 활용하여 확인하였다. $300^{\circ}C$에는 고저항상인 $Ni_3Si$, $400^{\circ}C$에서는 중저항상인 $Ni_2Si$, $450^{\circ}C$이상에서 저저항의 나노급 두께의 균일한 NiSi를 확인되었다. SPM결과에서 저저항 상인 NiSi는 $450^{\circ}C$에서 RMS(root mean square) 표면조도 값도 12 nm이하로 전체 공정온도를 $450^{\circ}C$까지 낮추어 유리와 폴리머기판 등 저온기판에 대응하는 저온 니켈모노실리사이드 공정이 가능하였다.

• 한국재료학회지
• /
• 제10권2호
• /
• pp.160-165
• /
• 2000

Sputter Cu(1-4.5at.%Mg) alloy를 100mTorr이하의 산소압력에서 온도를 증가시키며 열처리하였을 때 표연과 계면에서 형성된 MgO의 확산방지막 특성을 살펴보았다 먼저, $Cu(Mg)/SiO_2/Si$ 구조의 샘플을 열처리했을 때 계면에서는 $2Mg+SiO_2{\rightarrow}2MgO+Si$의 화학반응에 의해 MgO가 형성되는데 이 MgO충에 의해 Cu가 $SiO_2$로 확산되는 것이 현저하게 감소하였다. TiN/Si 기판 위에서도 Cu(Mg)과 TiN 계면에 MgO가 형성되어 Cu(4.5at.%Mg)의 경우 $800^{\circ}C$까지 Cu와 Si의 확산을 방지할 수 있었다. 표면에 형성된 MgO위에 Si을 증착하여 $Si/MgO(150\;{\AA})/Cu(Mg)/SiO_2/Si$구조로 만든 후 열처리했을 때 $150\;{\AA}$의 MgO는 $700^{\circ}C$까지 Si과 Cu의 확산을 방지할 수 있었다. 표면에 형성된 MgO($150\;{\AA}$)의 누설전류특성은 break down 5V, 누설전류 $10^{-7}A/\textrm{cm}^2$의 값을 나타냈다. 또한 $Si_3N_4/MgO$ 이중구조에서는 매우 낮은 누설전류밀도를 나타냈으며 MgO에 의해 $Si_3N_4$ 증착시 안정적인 계면이 형성됨을 확인하였다.

• 한국정보통신학회논문지
• /
• 제13권7호
• /
• pp.1393-1398
• /
• 2009

본 연구는 LCD용 비정질 실리콘박막트랜지스터의 제조공정중 가장 중요한 식각 공정에서 각 박막의 특성에 맞는 습식 및 건식식각공정을 개발하여 소자의 특성을 안정시키고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거 한다. 그 위 에 Cr층을 증착한 후 패터닝 하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 식각 공정으로 각단위 박막의 특성에 맞는 건식 및 습식식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 식각 공정시 over 및 under etching 이며, 정확한 식각을 위하여 각 박막에 맞는 식각공정을 개발하여 소자의 최적 특성을 제공하고자한다. 이와 같이 공정에 보다 엄격한 기준의 건식 및 습식식각 공정 그리고 세척 등의 처리공정을 정밀하게 실시하여 소자의 특성을 확실히 개선 할 수 있었다.