• 전기전자학회논문지
• /
• 제7권1호
• /
• pp.56-62
• /
• 2003

본 논문에서는 유한체 $GF(2^2)$상에서의 가산기와 승산기를 전류모드인 T-gate를 이용하여 설계하였다. 제시된 회로는 전류 모드에서 동작하는 T-gate의 조합으로 가산 연산과 승산 연산을 수행하는 연산기를 설계하였다. T-gate는 전류 미러와 전송 게이트로 구성되며 4치 T-gate를 설계, 이를 이용하여 $GF(2^2)$의 가산기와 승산기를 1.5um CMOS 공정을 사용하였다. 전원전압은 DC 3.3V이며 단위 전류는 15uA이다. 본 논문에서 제시한 전류 모드 CMOS 연산기는 T-gate의 배열에 의한 모듈성의 이점을 가지고 있으므로 다치 T-gate를 구현하여 다치 연산기를 쉽게 구현할 수 있게 하였다.

• 한국자기학회지
• /
• 제12권4호
• /
• pp.149-153
• /
• 2002

지구자기장 이하의 저자기장 측정에 있어서 소형이고 소비전력이 작으면서 장기적 안정성이 요구되는 분야에 flux-gate 마그네토미터를 많이 사용하고 있다. 또한 많은 저자기장 측정분야가 지구자기장의 크기측정보다는 지자장의 변화를 측정하는 경우가 많기 때문에, 본 연구에서 측정범위가 $\pm$1,000 nT, 5pT/√Hz (at 1 Hz)인 flux-gate센서를 사용 $\pm$50000 nT인 지구자기장을 순차적 근사법으로 보상한 후 지구자기장의 변화를 고감도로 측정할 수 있는 3-축의 flux-gate 마그네토미터를 개발하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제10권2호
• /
• pp.134-142
• /
• 2010

A comparative study on the trade-off between the drive current and the total gate capacitance in double-gate (DG) and triple-gate (TG) FinFETs is performed by using 3-D device simulation. As the first result, we found that the optimum ratio of the hardmask oxide thickness ($T_{mask}$) to the sidewall oxide thickness ($T_{ox}$) is $T_{mask}/T_{ox}$=10/2 nm for the minimum logic delay ($\tau$) while $T_{mask}/T_{ox}$=5/1~2 nm for the maximum intrinsic gate capacitance coupling ratio (ICR) with the fixed channel length ($L_G$) and the fin width ($W_{fin}$) under the short channel effect criterion. It means that the TG FinFET is not under the optimal condition in terms of the circuit performance. Second, under optimized $T_{mask}/T_{ox}$, the propagation delay ($\tau$) decreases with the increasing fin height $H_{fin}$. It means that the FinFET-based logic circuit operation goes into the drive current-dominant regime rather than the input gate load capacitance-dominant regime as $H_{fin}$ increases. In the end, the sensitivity of $\Delta\tau/{\Delta}H_{fin}$ or ${{\Delta}I_{ON}}'/{\Delta}H_{fin}$ decreases as $L_G/W_{fin}$ is scaled-down. However, $W_{fin}$ should be carefully designed especially in circuits that are strongly influenced by the self-capacitance or a physical layout because the scaling of $W_{fin}$ is followed by the increase of the self-capacitance portion in the total load capacitance.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 추계종합학술대회 논문집
• /
• pp.187-190
• /
• 1999

We have developed fabrication processes that form a wide-head T-gate with a 0.2 ${\mu}{\textrm}{m}$ gate length using the combination of thickness of each PMMA layer, line doses and development times for applications in millimeter- and micro-waves monolithic integrated circuits. The three-layer resist structure (PMMA/P(MMA-MAA)/PMMA = 1800 $\AA$/5800 A/1900$\AA$), 4nC/cm and over development were used for fabrication of a wide-head T-gate by the conventional double E-beam exposure technology. The experimented results show that the cross sectional area of T-gate fabricated by the proposed method is easily enlarged without additional processes.

• Journal of electromagnetic engineering and science
• /
• 제13권2호
• /
• pp.127-133
• /
• 2013

We examined the scaling effects of a number of gate_fingers (N) and gate_widths (w) on the high-frequency characteristics of $0.1-{\mu}m$ metamorphic high-electron-mobility transistors. Functional relationships of the extracted small-signal parameters with total gate widths ($w_t$) of different N were proposed. The cut-off frequency ($f_T$) showed an almost independent relationship with $w_t$; however, the maximum frequency of oscillation ($f_{max}$) exhibited a strong functional relationship of gate-resistance ($R_g$) influenced by both N and $w_t$. A greater $w_t$ produced a higher $f_{max}$; but, to maximize $f_{max}$ at a given $w_t$, to increase N was more efficient than to increase the single gate_width.

• 전자공학회논문지 IE
• /
• 제47권1호
• /
• pp.1-5
• /
• 2010

본 논문은 SOI 저장음 종폭기에서 게이트구조가 핫캐리어에 의한 성능저하에 미치는 영향융 조사하였다. 회로 시뮬레이션은 H-게이트와 T-게이트를 가지는 SOI MOSFET에서 측정된 S-파라미터와 Agilent사의 ADS를 사용하여 스트레스 전후의 H-게이트와 T-게이트 저잡음 증폭기의 성능을 비교하였다. 또한 저잡음 증폭기의 장치 열화와 성능 열화 사이의 관계뿐만 아니라 임피던스 매칭(S11), 잡음 지수와 이득에 관한 저잡음 증폭기의 성능 지수 등을 논의하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1999년도 하계학술대회 논문집 D
• /
• pp.1965-1967
• /
• 1999

We have investigated the electrical characteristics of the poly-Si TFT's with the novel gate insulator structure. The gate insulator makes the offset region to reduce leakage current, and the electrical characteristics are obtained by employing Virtual Wafer Fab. simulator. As increases the gate insulator thickness above the offset region of this structure from $0{\AA}$ to $2000{\AA}$, the OFF state current at $V_G$=10V decrease by two orders in magnitude while ON state current doesn't decrease significantly. ON/OFF current ratios for conventional device and the proposed device with $2000{\AA}$ gate insulator thickness are $1.68{\times}10^5$ and $1.07{\times}10^7$, respectively.

• 전자공학회논문지A
• /
• 제30A권8호
• /
• pp.72-80
• /
• 1993

We fabricated 0.3um gate length inverse-T gate MOS(ITMOS) and conventional lightly doped drain oxide spacer MOS(LDDMOS), and studied electrical characteristics for comparison. Threshold voltage of 0.3um gate length device was 0.58 V for ITMOS and 0.6V for LDDMOS. Measured subthreshold characteristics showed a slope of 85mV/decades for both ITLDD and LDDMOS. Maximum transconductance at V S1ds T=V S1gs T=3.3V was 180mS/mm for ITMOS and 163mS/mm for LDDMOS respectively. GIDL current was observed to be 0.1pA/um for ITOMS and 0.8pA/um for LDDMOS. Substrate current of ITMOS as a function of drain current was found to be reduced by a foactor of 2.5 compared with that of LDDMOS.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1998년도 하계학술대회 논문집 D
• /
• pp.1315-1317
• /
• 1998

We have investigated the effects of electrical stress on poly-Si TFTs with different hydrogen passivation conditions. The amounts of threshold voltage shift of hydrogen passivated poly-Si TFTs are much larger than those of as-fabricated devices both under the gate bias stressing and under the gate and drain bias stressing. Also, we have quantitatively analized the degradation phenomena using by analytical method. we have suggested that the electron trapping in the gate dielectric is the dominant degradation mechanism in only gate bias stressed poly-Si TFT while the creation of defects in the poly-Si is prevalent in gate and drain bias stressed device.

• 대한전자공학회논문지SD
• /
• 제41권5호
• /
• pp.23-36
• /
• 2004

밀리미터파 대역용 고속 HEMT 소자 제작 및 개발을 위하여 0.l㎛ 이하의 T-게이트 길이를 형성하기 위한 전자빔 리소그래피 공정을 분석할 수 있는 새로운 몬테 카를로 시뮬레이터를 개발하였다. 전자빔에 의한 노광 공정 모델링을 위해 전자산란에 대한 몬데 카를로 시뮬레이션에서 다층 리지스트 및 다원자 타겟 기판 구조에서 리지스트에 전이되는 에너지를 효율적으로 계산하도록 내부 쉘 전자 산란과 에너지 손실에 대해 새로이 모델링하였다. 다층 리지스트 구조에서 T-게이트 형상을 얻기 위해서 보통은 재현성 문제로 각 리지스트에 대해 각기 다른 현상액을 사용하게 되는데, 3층 리지스트 구조에서의 전자빔 리소그래피 공정을 정확하게 시뮬레이션하기 위해 각기 다른 현상 모델을 적용하였다. 본 논문에서 제안 개발된 모델을 사용하여 HEMT 소자의 전자빔 리소그래피에 의한 0.l㎛ T-게이트 형성 공정을 시뮬레이션하고 SEM 측정 결과와 비교하여 T-게이트 형성 공정을 분석하였다.