• Nuclear Engineering and Technology
• /
• 제41권1호
• /
• pp.79-90
• /
• 2009

Verification of programmable logic controller (PLC) programs written in IEC 61131-3 function block diagram (FBD) is essential in the transition from the use of traditional relay-based analog systems to PLC-based digital systems. This paper describes effective use of the well-known verification tool VIS for automatic verification of behavioral equivalences between successive FBD revisions. We formally defined FBD semantics as a state-transition system, developed semantic-preserving translation rules from FBD to Verilog programs, implemented a software tool to support the process, and conducted a case study on a subset of FBDs for APR-1400 reactor protection system design.

• 한국정보통신학회논문지
• /
• 제12권12호
• /
• pp.2286-2292
• /
• 2008

본 논문에서는 MB-OFDM(Multiband-Orthogonal Frequency Division Multiplexing) 시스템에서 사용되는 RS(23,17) 부호에 대한 복호기의 최적 구조를 제안하고, 설계하였다. 제안된 복호기 구조는 파이프 라인 구조를 갖는 수정된 유클리드(Modified Euclidean) 알고리즘을 사용하며, MB-OFDM 시스템에 최적화되어 작은 복호 지연(latency) 및 하드웨어 복잡도를 가진다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성하였다. 350MHz로 합성했을 때 timing violation이 발생하지 않았기 때문에, 실제 ASIC을 제작해도 250MHz까지 동작하며, gate count는 20,710로 나타났다.

• 전기학회논문지P
• /
• 제67권1호
• /
• pp.9-14
• /
• 2018

In this paper, we introduce an AES-based security chip for the embedded system of Internet of Things(IoT). We used Verilog HDL to implement the AES algorithm in FPGA. The designed AES module creates 128-bit cipher by encrypting 128-bit plain text and vice versa. RTL simulations are performed to verify the AES function and the theory is compared to the results. An FPGA emulation was also performed with 40 types of test sequences using two Altera DE0-Nano-SoC boards. To evaluate the performance of security algorithms, we compared them with AES implemented by software. The processing cycle per data unit of hardware implementation is 3.9 to 7.7 times faster than software implementation. However, there is a possibility that the processing speed grow slower due to the feature of the hardware design. This can be solved by using a pipelined scheme that divides the propagation delay time or by using an ASIC design method. In addition to the AES algorithm designed in this paper, various algorithms such as IPSec can be implemented in hardware. If hardware IP design is set in advance, future IoT applications will be able to improve security strength without time difficulties.

• 전기전자학회논문지
• /
• 제25권1호
• /
• pp.10-14
• /
• 2021

본 논문에서는 기존 CIE1931 색 좌표계를 이용한 색상 보정 연산의 복잡성을 개선한 하드웨어를 제안한다. 기존 알고리즘은 연산 과정에서 큰 비트 수를 계산하기 위해 사용되는 4-Split Multiply 연산으로 인해 하드웨어가 커지는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 정의된 R2X, X2R 연산을 미리 계산하여 하나의 행렬로 만들어 영상에 적용함으로써 연산량 감소와 하드웨어 크기 감소가 가능하다. Verilog로 설계된 하드웨어의 Xilinx 합성 결과를 비교함으로써 하드웨어 자원 감소와 4K 환경 실시간 처리를 위한 성능을 확인할 수 있다. 또한, FPGA 보드에서의 실행 결과를 제시함으로써 하드웨어 탑재 동작을 검증하였다.

• 한국멀티미디어학회논문지
• /
• 제1권2호
• /
• pp.154-161
• /
• 1998

본 연구에서는 영상 데이터를 실시간으로 처리하기 위해 병렬처리기 및 병렬 기억장치 구조를 제안하였으며, 많은 영상 데이터 중에서 문화재 영상을 대상으로 하였다. 기존의 영상 인식 및 검색 알고리즘은 병렬화하기에 적합하지 않아서 병렬화 가능한 알고리즘을 제안하였고, 제안된 알고리즘을 부분적으로 병렬화하고, 적합한 병렬 기억장치 및 병렬처리기 구조를 제안한 다음 CADENCE사의 모의실험 패키지인 Verilog-XL을 이용해서 모의실험 하였다. 그 결과 81배의 속도향상을 볼 수 있었다.

• 한국정보통신학회논문지
• /
• 제26권10호
• /
• pp.1537-1544
• /
• 2022

application specific integrated circuit (ASIC) 및 system on chip (SoC) 설계 시 디지털 회로는 클럭에 동기화되어 작동한다. 칩 설계 시, place & route (P&R)에서 설계 조건과 타이밍 조건, 클럭의 동기화 여부 등을 고려한다. P&R에서 클럭 경로에 대한 delay를 줄이기 위해, clock tree synthesis (CTS) 기법을 이용한다. 본 논문에서는 사전 클럭트리 합성 가능 여부 판단을 위한 shallow-CTS 알고리즘을 소개한다. 오픈 소스 Parser-Verilog를 사용하여 register transfer level (RTL) 합성가능한 Verilog를 파싱하여, Pre-CTS와 Post-CTS 단계를 진행하고, 가장 긴 clock path와 버퍼 삽입 전후의 표준편차를 비교하여 CTS의 정확도에 대해 분석한다. 본 논문에서 시간 투입이 많이 되는 licensed EDA tool을 사용하여 CTS 결과를 확인하지 않고, RTL 수준에서 사전 클럭 트리 합성 검증 방법을 제공하여 비용 및 시간문제를 감소할 수 있을 것으로 기대된다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2021년도 춘계학술대회
• /
• pp.600-602
• /
• 2021

모바일 산업의 발달과 인공지능 기술에 대한 관심이 높아지면서 임베디드 시스템에 적용 가능한 인공지능 프로세서에 대한 연구가 활발히 진행되고 있다. 임베디드 시스템에서 인공지능을 구현하는 경우 제한된 자원과 소비 전력을 고려한 설계가 필수적이며, 낮은 연산 성능을 보완할 수 있는 전용 가속기를 포함하는 것이 효율적이다. 본 연구는 독립 운용이 가능한 임베디드 인공지능 프로세서를 제안한다. 제안하는 인공지능 프로세서는 거리연산 기반의 경량 인공지능 알고리즘이 적용된 하드웨어 가속기를 포함하며, 프로그래밍 가능한 범용 프로세서와 함께 운용되어 다양한 임베디드 시스템에 적용 가능하다. 인공지능 프로세서는 Verilog HDL을 사용하여 설계되었으며 Field Programmable Gate Array (FPGA)를 통해 기능을 검증하였다.

• 융합신호처리학회논문지
• /
• 제11권2호
• /
• pp.177-182
• /
• 2010

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 하드웨어/소프트웨어 분할, 하드웨어/소프트웨어 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 시스템의 하드웨어 구성요소를 개발하는 과정에서 이전까지는 디자인단계가 많은 시간 및 노력을 요구하는 단계였지만, 현재에는 설계한 디자인의 기능적 검증단계가 중요 요소로 간주되고 있다. 본 논문에서는 시스템수준 설계언어인 SystemC 기반의 테스트벤치 구조를 이용하여 Verilog HDL로 설계된 하드웨어 구성요소의 올바른 동작여부를 판별하는 기능검증시스템을 설계하였다. 설계된 기능검증시스템에서 SystemC 모듈의 멤버 변수와 Verilog 모듈의 와이어 및 레지스터 변수간의 데이터 전달은 본 논문에서 정의되는 SystemC 사용자 정의 통신채널을 통하여 이루어진다. 제안된 기능검증시스템을 UART에 적용하여 올바른 동작여부를 판별하였다. 본 논문의 기능검증시스템 설계에 사용된 SystemC는 C++기반의 하드웨어 모델링용 클래스 라이브러리를 제공하므로 RT 수준보다 높은 추상화수준에서 소프트웨어와 하드웨어 또는 이 둘을 결합한 시스템수준의 모델링을 단일 언어와 환경에서 설계할 수 있는 이점이 있다. 또한 기능검증시스템 설계에 작성된 SystemC 모듈 코드들은 부분적인 코드 수정 후 다른 하드웨어 구성요소의 기능을 검증하는데 재사용할 수 있는 이점이 있다.

• 한국인터넷방송통신학회논문지
• /
• 제12권6호
• /
• pp.83-89
• /
• 2012

본 논문에서는 RFID 시스템에서 개인 정보보호를 위해 보안성이 강화된 인증 프로토콜의 설계를 제안한다. 제안된 방법에서는 AES(Advanced Encryption Standard) 암호 알고리듬을 기반으로 하여 3중 CRA(challenge response authentication) 방식을 사용한다. 또한, 개선된 인증 메카니즘의 실현을 위해 기존의 ISO/IEC 18000-3 표준을 수정한 3종류의 프로토콜 프레임 패킷 형식을 제안한다. 보안성 비교를 통하여 제안한 알고리듬이 보다 보안성이 강인함을 제시하였으며, 제안한 프로토콜의 검증을 위해 RFID Tag을 위한 디지털 Codec을 설계하였다. 설계된 Codec은 Verilog HDL을 사용하였고, Xilinx Virtex XCV400E device를 사용하여 합성을 수행하였다. 시뮬레이션 결과를 통하여 제안한 프로토콜이 안정성 향상과 함께 정확히 동작함을 보였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
• /
• pp.585-588
• /
• 2004

This paper describes design and verification of the motion estimation and compensation unit using full search algorithm. Video processor is the key device of video communication systems. Motion estimation is the key module of video processor. The technologies of motion estimation and compensation unit are the core technologies for wireless video telecommunications system, portable multimedia systems. In this design, Verilog simulator and logic synthesis tools are used for hardware design and verification. In this paper, motion estimation and compensation unit are designed using FPGA, coded in Verilog HDL, and simulated and verified using Xilinx FPGA.