• 전기전자학회논문지
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• 제13권2호
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• pp.101-107
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• 2009

집적회로의 공정기술 및 설계기술이 발전함에 따라 많은 IP가 하나의 반도체 칩에 집적되어 하나의 시스템을 구성하는 SoC 설계가 많이 이루어지고 있다. 본 논문에서는 다양한 IP 간에 효율적인 데이터 통신이 이루어지도록 버스 상의 전송 특성에 따라 버스모드를 동적으로 재구성하는 SoC 3중 버스 구조를 제안한다. 제안된 버스는 다중-단일버스 모드, 단일-다중버스 모드로 재구성이 가능하며 따라서 단일버스 모드와 다중버스 모드의 장점을 모두 갖는다. 실험결과 제안된 버스구조는 기존의 고정된 버스구조보다 독립적이며 데이터 전송시간을 단축시킬 수 있음을 확인하였다. 그리고 제안된 버스구조를 JPEG 시스템에 적용한 결과 다중버스구조보다 평균 22%의 전송시간 단축을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.77-86
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• 2010

본 논문은 Advanced Encryption Standard(AES) 암호화 코아가 내장된 System-on-a-Chip(SoC)의 스캔 기반 사이드 채널 공격에 의해 발생될 수 있는 비밀 키 정보 누출 방지를 위한 효과적인 스캔 설계 기술을 제안한다. 본 논문에서 제안하는 시큐어 스캔 설계 기술은 IEEE 1149.1의 명령어 방식을 사용하여 거짓 키를 이용한 테스트를 진행한다. 또한 어플리케이션에 최적화 되어있는 암호화 IP 코아를 수정하지 않고 적용을 할 수 있다. SoC상의 IEEE 1149.1 제어기 표준을 유지하며 기존 방식에 비해 낮은 면적오버헤드 및 전력 소모량을 갖는 기술을 제안한다.

• 대한전자공학회논문지TC
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• 제43권11호
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• pp.185-191
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• 2006

DSRC(Dedicated Short Range Communication)은 도로변의 RSE(Road Side Equipment)와 고속으로 이동하는 차량의 단말인 OBE(On-Board Equipment)간의 통신을 위한 단거리 전용 무선 통신 표준이다. 본 논문에서는 국내의 TTA(Telecommunication Technology Association) 표준에 호환되는 DSRC 규격에 따라 5.8GHz DSRC 모뎀을 구현하고, 이를 제어하고 연산처리를 수행할 수 있도록 ARM9 CPU를 임베딩 시킨 SoC(System on a Chip)에 대한 구현과정 및 제작한 SoC를 장착시킨 OBE 단말의 테스트결과에 대해 제시하였다. 본 논문에서 구현한 SoC는 0.11 um 공정을 적용하였으며 480 핀 EPBGA 패키지로 설계되었다. 제작 SoC ($Jaguar^{TM}$)에는 5.8GHz용 DSRC PHY(Physical Layer) 모뎀과 MAC 블록을 설계하여 장착하였으며, ARM926EJ-S 코어를 CPU로 사용하였고, LCD 콘트롤러, 스마트카드 콘트롤러, 이더넷 MAC 코어, 메모리 콘트롤러 등을 주요 기능으로 포함시켰다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.343-350
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• 2016

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB (Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 39K개의 게이트로 구현되었으며 최대 동작주파수는 313MHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.990-994
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• 2003

본 논문은 인터넷을 이용한 음성통신 서비스를 제공하기 위해 사용되는 VoIP 시스템 칩 설계 및 기능 검증을 위한 보드 개발에 관한 것이다. 구성이 간단한 시스템을 구현하기 위하여 32비트 RISC 프로세서인 ARM922T 프로세서 코어를 중심으로 IP 망 접속 기능, 음성신호 접속 기능 및 다양한 사용자 정합 기능을 가지는 VoIP 시스템 칩을 설계하고, 이 칩의 기능을 검증하기 위하여 시험 프로그램 및 통신 프로토콜을 개발하였으며, 각종 설계 및 시뮬레이션 툴을 사용하고 ARM922T와 FPGA가 결합된 Excalibur를 사용한 시험용 보드를 개발하여 시험하였다.

• 한국정보통신학회논문지
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• 제13권8호
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• pp.1653-1658
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• 2009

SoC(System on a Chip)는 버스 아키텍처 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 본 논문에서 우리는 아비터에 대해 TLM(Tranction Level Model) 방법을 이용하여 다양한 중재 방식의 특성을 비교하였다. 일반적으로 사용되는 중재방식으로는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery bus 방식 등이 있는데, 이 중재 방식들의 장점과 단점을 분석하였다.

• 한국지능시스템학회논문지
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• 제14권4호
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• pp.512-516
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• 2004

상황인식(context-aware)은 인간-컴퓨터 상호작용의 단점을 극복하기 위한 방범으로써 많은 주목을 받고 있다. 이 논문에서는 SoC(System-on-a-Chip)로 구현될 수 있는 상황인식 시스템 구조를 제안한다. 제안한 구조는 센서 추상화, 컨텍스트 변경에 대한 통지 메커니즘, 모듈식 개발, if-then 규칙을 이용한 쉬운 서비스 구성과 유연한 상황인식 서비스 구현을 지원한다. 이 구조는 통신 모듈, 처리 모듈, 블랙보드를 포함하는 SoC 마이크로프로세서 부분과 규칙 기반 시스템 모듈을 구현한 하드웨어로 구성된다. 규칙 기반 시스템 하드웨어는 모든 규칙의 조건부에 대해 매칭 연산을 병렬로 수행하고, 규칙의 결론부는 마이크로프로세서에 내장된 행위 모듈을 호출함으로써 작업을 수행한다. 제안한 구조의 SoC 시스템의 규칙의 매칭부분은 SystemC SoC 개발 환경에서 설계하여 구조의 타당성을 확인하였고, 마이크로프로세서에 내장될 행위모듈에 대해서는 소프트웨어적으로 타당성을 확인하였다. 제안한 SoC 기반의 상황인식 시스템 구조는 주거 환경에서 컨텍스트를 인식하여 노인을 보조하는 지능형 이동 로봇 등에 적용될 수 있을 것으로 기대된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.481-484
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• 2007

본 논문에서는 임베디드시스템에 기초를 둔 시스템온칩을 구성하는 방법을 제안하였다. 제안한 방법은 이전의 방법에 비해 좀 더 콤팩트하고 효과적이다. 이 방법은 높은 수행시뮬레이션을 요구하고 하드웨어/소프트웨어 통합설계 툴을 사용하여 구현을 위한 실행 가능한 규격화된 적절함을 요구한다. 시스템 인터페이스 처럼 이미 존재하고 있는 부품의 재사용은 지원되지만, 작업 이후는 단지 하드웨어/소프트웨어 통합설계 툴의 프로그램에 의해 수행되어진다. 실제 설계 흐름은 모든 프로세스를 통하여 요구되는 구현으로부터 모든 설계 단계 사이의 궤환을 허용하게끔 설명되어진다. 향후 좀더 진보된 임베디드시스템에 기초를 둔 시스템은칩을 구성하는 방법이 요구된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.965-966
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• 2006

As billion transistors system-on-chip (SoC) design becomes a reality, the productivity gap between rapidly increasing design complexity and designer productivity lagging behind is becoming a more serious problem to be solved. To reduce the gap, we present a system that generates executable transaction level models automatically. It speed up the SoC design space exploration process at various abstraction levels.

• 전자공학회논문지
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• 제51권11호
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• pp.83-93
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• 2014

최근 수년간 전기적 상호 연결 (electrical interconnect, EI) 기반 네트워크-온-칩 (Network-on-Chip, NoC) 에 대한 연구가 활발히 진행되고 있는 가운데, 궁극적으로 금속 배선은 대역폭, 응답 시간(latency), 전력 소모 등에서 물리적 한계에 직면할 것으로 예상된다. 실리콘 포토닉스(silicon photonics) 기술 발전으로 광학적 상호 연결(optical interconnect, OI)을 결합한 하이브리드 광학 네트워크-온-칩(Hybrid Optical NoC, HONoC)이 이러한 문제를 극복하기 위한 유망한 해결책으로 부각되고 있다. 한편 시스템-온-칩(System-on-Chip, SoC)은 높은 에너지 효율을 위하여 이기종 멀티 코어(Heterogeneous multi-core)로 구성되고 있어서 정형화된 토폴로지 기반 NoC 아키텍처의 확장이 필요하다. 본 논문에서는 타깃 애플리케이션 트래픽 특성을 고려한 에너지 및 응답 시간 최적화 하이브리드 광학 네트워크-온-칩의 토폴로지 설계 기법을 제안한다. 유전자 알고리즘을 이용하여 구현하였고, 실험 결과 평균 전력손실은 13.84%, 평균 응답 시간은 28.14% 각각 감소하였다.