• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.651-652
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• 2006

In this paper, 4-way data path 128 point pipelined FFT processor with 4-way structure is proposed. The proposed FFT processor has 4-way structure in order to meet data requirement of MB-OFDM system at 132MHz operating frequency. The FFT processor is based on R4MDC and extended to suit 4-way data path. The FFT processor is designed by Verilog HDL and the gate count is about 88k.

• IEIE Transactions on Smart Processing and Computing
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• 제4권2호
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• pp.83-88
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• 2015

Core-A is 32-bit synthesizable processor core with a unique instruction set architecture (ISA). In this paper, the Core-A ISA is introduced with discussion of useful features and the development environment, including the software tool chain and hardware on-chip debugger. Core-A is described using Verilog-HDL and can be customized for a given application and synthesized for an application-specific integrated circuit or field-programmable gate array target. Also, the GNU Compiler Collection has been ported to support Core-A, and various predesigned platforms are well equipped with the established design flow to speed up the hardware/software co-design for a Core-A-based system.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3067-3069
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• 1999

In this paper, A bit processor for controlling sequence logic was implemented, using a FPGA. This processor consists of program memory interface. I/O interface, parts for instruction fetch and decode, registers, ALU, program counter and etc. This FPGA is able to execute sequence instruction during program fetch cycle, because of divided bus system, program bus and data bus. Also this bit processor has instructions set that 16bit or 32bit fixed width, so instruction decoding time and data memory interface time was reduced. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package. Finally, the benchmark was performed to prove that Our FPGA has better performance than DSP(TMS320C32-40MHz) for the sequence logic control of PLC.

• 대한임베디드공학회논문지
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• 제6권2호
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• pp.100-107
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• 2011

As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements(PEs) and operates on a 3-stage pipelining. Experimental results for the JPEG encoding algorithm indicate that the proposed parallel processor outperforms conventional parallel processors in terms of performance and energy efficiency. In addition, the proposed parallel processor architecture was developed and verified with verilog HDL and a FPGA prototype system.

• 전기학회논문지
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• 제58권6호
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• pp.1241-1245
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• 2009

As FFT(Fast Fourier Transform) processor is used in OFDM(Orthogonal Frequency Division Multiplesing) system. According to increase requirement about mobility and broadband, Research about low power and low area FFT processor is needed. So research concern in reduction of memory size and complex multiplier is in progress. Increasing points of FFT increase memory area of FFT processor. Specially, SRU(Signal Reordering Unit) has the most memory in FFT processor. In this paper, we propose a reduced method of memory size of SRU in FFT processor. SRU of 64, 1024 point FFT processor performed implementation by VerilogHDL coding and it verified by simulation. We select the APEX20KE family EP20k1000EPC672-3 device of Altera Corps. SRU implementation is performed by synthesis of Quartus Tool. The bits of data size decide by 24bits that is 12bits from real, imaginary number respectively. It is shown that, the proposed SRU of 64point and 1024point achieve more than 28%, 24% area reduction respectively.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.707-710
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• 2005

In this paper, we propose a new communication network for on-chip communication. The network is based on a direct sequence code division multiple access (DS-CDMA) technique. The new communication network is suitable for a parallel processing system and also drastically reduces the I/O pin count. Our network architecture is mainly divided into a CDMA-based network interface (CNI), a communication channel, a synchronizer. The network includes a reverse communication channel for reducing latency. The network decouples computation task from communication task by the CNI. An extreme truncation is considered to simplify the communication link. For the scalability of the network, we use a PN-code reuse method and a hierarchical structure. The network elements have a modular architecture. The communication network is done using fully synthesizable Verilog HDL to enhance the portability between process technologies.

• 제어로봇시스템학회논문지
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• 제6권7호
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• pp.594-601
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• 2000

EIA-709.1 Control Network Protocol is the basic protocol of LonWorks systems that is emerg-ing as a fieldbus device. In this paper the protocol is implemented by using VHDL with FPGA and C program on an Intel 8051 processor. The protocol from the physical layer to the network layer of EIA-709.1 is im-plemented in a hardware level,. So it decreases the load of the CPU for implementing the protocol. We verify the commercial feasibility of the hardware through the communication test with Neuron Chip. based on EIA-709.1 protocol which is used in industrial fields. The developed protocol based on FPGA becomes one of IP can be applicable to various industrial field because it is implemented by VHDL.

• 한국통신학회논문지
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• 제29권1A호
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• pp.93-98
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• 2004

직렬 ATA(Advanced Technology Attachment) 인터페이스는 비교적 저렴하고 성능이 우수하며. 현재 고속의 데이터 전송과 처리량을 요구하는 수요에 적합한 기술이다. 본 논문에서는 직렬 ATA의 링크층에서 오류 감지와 직류 balance를 위한 동작 주파수 150MHz에서의 Bb/10b 인코더 및 디코더의 설계 및 구현 방법과 제작된 칩의 테스트를 위한 테스트 보드 및 테스트 방법을 제시하였다. 제안된 인코더 및 디코더는 각각 5b/6b 과 3b/4b으로 나뉘어서 인코딩 되도록 설계하였으며, Top-Down 설계 방식을 사용하여 Verilog HDL로 기술하고. Synopsys로 합성된 넷리스트로 게이트 수준의 동작을 확인하였다 제작된 칩은 삼성 $0.35{\mu}m$ CMOS 표준 셀 라이브러리를 이용하였고. 칩 면적은 1.5mm * 1.5mm 이며. 전원 전압은 3.3V를 사용하였다. 테스트 보드 및 FPGA를 통하여 생성된 입력 테스트 벡터를 이용하여 100MHz로 정상 동작 검증을 테스트하였고, ATS2 테스트 장비를 이용하여 100MHz 동작 검증을 하였다. 본 논문에서 제안된 Bb/10b 인코더 및 디코더 블록은 고속의 데이터 통신을 위한 IP로써 활용 가능하다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.71-81
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• 2008

본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼트(segment) 기반의 고성능의 양방향 다중처리 버스 구조(bi-direction multitasking bus architecture)이다. 또한, 시스템의 태스크(task) 분석에 의해서, 버스는 버스 동작 주파수의 배수 값을 갖는 주파수 사이에서 각각의 IP에 최적화된 동작 주파수를 선택하기 때문에 전체 전력 소모를 줄일 수 있다. 서로 다른 동작 주파수를 입력받은 IP들 간의 효율적인 데이터 통신을 위하여, 본 구조에서는 비동기 양방향 FIFO를 기반으로 하는 비동기 Wrapper 설계하였다. 또한, 버스 세그먼트의 추가만으로 시스템의 쉬운 확장이 가능하기 때문에, 제안된 구조는 IP 재사용 및 구조적 변경이 용이한 장점을 갖는다. 제안된 버스의 검증을 위해 4-마스터/4-슬레이브를 가지는 4-세그먼트의 버스와 비동기 Wrapper를 Verilog HDL을 이용하여 구현하였다. 버스의 다중처리동작 검증은 버스와 IP의 동작 주파수 비가 1:1, 1:2, 1:4, 1:8인 경우를 기준으로 시뮬레이션을 통해 마스터 IP에서 슬레이브 IP 사이의 데이터 읽기 및 쓰기 전송 동작을 확인하였다. 데이터 전송은 Advanced Microcontroller Bus Architecture(AMBA)과 호환 가능한 16 Burst Increment 모드로 하였다. 제한된 GALDS 버스의 최대 동작 지연시간은 쓰기 동작 시 22 클럭, 읽기 동작 시 44 클럭으로 확인되었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.18-20
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• 1998

본 논문에서는 RISC Microprocessor Core 설계에 대한 기반 기술을 확립하여, GPS(Global Positioning System) 같은 Embedded 시스템 등에서 주로 사용되어 지고 있는 ARM사의 ARM7 CPU와 이진 호환이 가능한 Microprocessor를 설계하고자 하였다. 이를 위하여 RISC Microprocessor의 기본적인 구조를 바탕으로 하여 ARM7 CPU와의 호환을 위하여 ARM7 CPU의 명령어들이 주어진 Clock안에 수행될 수 있도록 설계를 하였고, 여러 모듈을 원활히 공유할 수 있도록 내부에 공유 버스를 설계하였다. 설계를 위해서 Verilog-HDL(Hardware Description Language)을 사용하였으며, Microprocessor를 기술하는데 있어서 Behavioral 구조와 RTL(Register Transfer Level) 구조를 혼합하여 사용하였다. 설계된 Microprocessor의 동작은 면적과 타이밍의 최적화를 거친 후 Cwaves 툴을 사용하여 실질적인 ARM7의 명령어들을 수행하면서 검증하였다.