• 융합신호처리학회논문지
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• 제12권4호
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• pp.309-314
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• 2011

시스템의 복잡도가 증가함에 따라 상위수준 추상화에 기반한 시스템수준 설계 및 하드웨어의 기능적 검증을 위한 방법론의 중요성이 부각되고 있으며, Verilog HDL(Hardware Description Language)에 하드웨어 검증기능이 추가된 SystemVerilog를 이용하는 시스템수준의 기능적 검증방법이 각광받고 있다. SystemVerilog는 Verilog HDL의 확장된 형태로 하드웨어 설계언어와 검증언어의 특징을 모두 포함하나, 다중상속을 허용하지 않는다. 본 논문에서는 SystemVerilog 기반의 검증환경과 다중상속을 허용하는 SystemC 의 구성요소를 SystemVerilog DPI(Direct Programming Interface) 및 ModelSim macro를 이용해 결합한 다중상속이 가능한 검증환경을 구성한다. 다중상속이 허용된 검증환경 시스템은 특정부분을 수정 후 재실행으로 DUT(Design Under Test)의 기능 검증을 쉽게 수행할 수 있으며, OOP(Object Oriented programming) 기법을 이용한 코드의 재사용성이 높아 또 다른 DUT의 동작 검증에 재사용할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.801-804
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• 2005

In this paper, we designed an 8-bit color adjustor for SDTV using Verilog HDL. The conversion block requires a lot of multiplication. So we adopted Booth algorithm to reduce amount of operation and processing time. To improve speed, we designed the system output as parallel structure. We synthesized the designed system using Xilinx ISE and verified the operation through simulation using Modelsim.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.656-658
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• 2013

새로운 공정 기술의 발달로, 임베디드 시스템을 구성하는 하드웨어와 소프트웨어의 복잡도는 나날이 증가하고 있다. 그 결과로, 현대의 복잡한 반도체 디자인을 전통적인 HDL을 사용한 방식으로 수행한다는 일은 점점 어려워지고 있다. 본 고에서는 SystemVerilog를 기반으로 하는 새로운 시스템 수준의 설계 방식을 적용하여 실제 회로에 구현한다. 기존에 구현한 타원곡선 암호화 엔진을 재사용하여, 시스템 레벨에서 객체 지향 개념을 살려 추상화하고, 이를 이용하여 타원곡선 암호화 서버 팜을 구현한다. 전체 시스템을 하나의 통합 설계 환경에서 성공적으로 구현하여 불필요한 노력과 시간을 50%로 축소하였다. 기존 방법으로 했다면, 하드웨어 설계에 Verilog, 시뮬레이션에 C/SystemC를 사용하여 설계와 검증에 여러 단계의 시간과 노력이 필요했을 것이다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.190-195
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• 2005

The hearing aid chip described in this paper is an analog & digital mixed system. The design focuses on the$\mu$DSP core. This $\mu$DSP core includes internal time delays to two inputs from front and rear microphones. The paper consists of two parts; one is the composure and signal processing algorithm of digital hearing aids and the other is Verilog HDL codes for$\mu$DSP cores. All digital modules in the design were coded and synthesized by Verilog HDL codes which were verified by Mentor Graphics and Synopsis semiconductor chip design tools.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.757-759
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• 2013

수 년 전까지만 해도 Verilog나 VHDL과 같은 하드웨어 기술언어 (HDL)를 사용한 레지스터 전송수준의 설계 기법은 기존의 회로도에 의존했던 방법에 비해 최첨단의 기술로 인식되었고 현재까지도 디지털 회로를 설계하는 방법으로 가장 널리 사용되고 있다. 하지만 공정 기술의 발전으로 반도체 칩의 트랜지스터 집적도가 십억 개 단위를 훌쩍 넘어서는 시대가 열림에 따라, 레지스터 전송 수준에서 회로를 설계하는 것은 너무도 복잡한 일이 되어버려, 더 이상 시대의 요구에 부응하지 못하여 설계 패러다임이 상위수준에서 설계와 합성이 이루어지는 쪽으로 변화하여야 한다. 블루스펙 HDL은 현재까지 개발된 HDL 중 유일하게 시스템 레벨에서 회로를 설계하는 것을 가능하게 함과 동시에 합성이 가능한 코드를 생성해주는 언어이다. 본 고에서는, 아직 많이 알려지지는 않았지만, 진화한 설계 패러다임을 지향하는 블루스펙 HDL에 대해 소개하고 분석하도록 한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.768-770
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• 2014

반도체 제조공정의 발전으로 새로운 기술에 대한 수요가 증가하여 임베디드 시스템을 구성하는 하드웨어와 소프트웨어의 설계 복잡도는 나날이 증가하고 있다. 그 결과 전통적인 설계방식으로는 현대 사회가 요구하는 복잡한 정보기기를 설계하기에 한계에 다다랐다. 본 논문에서는 SystemVerilog의 한 종류를 사용하여 맨-파워를 획기적으로 줄이면서 복잡한 하드웨어를 설계하는 새로운 방식을 소개한다. 새로운 설계방식에서는 객체 지향 구현을 바탕으로 하며, 이를 적용하여 기존의 이종 곱셈기 IP를 기본 블록으로 하는 복잡한 이종 곱셈기 서버 팜을 구현하였다. 설계는 단일 환경에서 하드웨어에서 테스트 벤치까지 구현하였다. 새로운 방식을 도입하지 않는다면 본 논문에서 소개하는 이종 곱셈연산기 서버 팜을 구현하는데 HDL 시뮬레이션, C/SystemC 검증에 많은 시간과 맨-파워가 투자되어야 할 것이다.

• 전기전자학회논문지
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• 제26권4호
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• pp.577-583
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• 2022

위상고정루프에 대해 선형 위상-도메인 모델링을 진행하여 시스템의 안정성을 고려한 각 블록의 설계 매개 변수들을 설정한 이후 빠른 동작 특성을 확인하기 위해 Verilog-HDL 기반의 모델링을 수행할 수 있다. 이때 단순한 동작 특성뿐 아니라 위상잡음 및 비선형 특성까지 모델링에 반영할 수 있는데, 본 논문에서는 디지털-시간 변환기(DTC)의 비선형 특성 및 디지털 조정 발진기(DCO)의 위상잡음 모델링을 추가로 소개한다. 동작 모델을 사용하여 시스템 레벨의 설계를 마치면 시간-도메인 영역에서 과도 응답 시뮬레이션을 진행하여 설계 타당성을 확인할 수 있으며, 출력 신호 결과를 위상잡음 그래프로 나타내어 이를 이상적인 위상잡음 그래프와 비교함으로써 동작과 성능에 대한 검증이 가능함을 나타내었다. 시간-도메인 영역에서 시뮬레이션 소요시간 비교를 위해 TSMC 0.18-㎛ 공정을 사용한 아날로그 위상고정루프의 설계 결과와 비교하였으며, 6 us의 과도 응답 해석을 진행했을 때 1.43초로 트랜지스터 레벨의 아날로그 설계 방식(692초) 대비 484배 빠른 시뮬레이션 시간을 나타내었다.

• 전기전자학회논문지
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• 제27권4호
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• pp.573-578
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• 2023

본 논문에서는 고성능 디지털 위상 고정 루프(DPLL)에 적용 가능한 새로운 잠금 기법을 소개한다. 이 연구는 LC 기반 디지털 제어 발진기(DCO)에서 발생하는 양자화 오류를 줄이기 위해 추가 서모미터 코드를 사용한다. 본 방식은 전체 DCO 코드를 서모미터 방식으로 구현하지 않음에도 불구하고 높은 선형성을 통해 양자화 오류를 감소시킨다. 초기 잠금 단계에서 바이너리 코드를 사용하고, 잠금이 완료되면 서모미터 코드로 전환하여 높은 주파수 대비 선형성과 낮은 지터 특성을 달성한다. 이 접근법은 낮은 DCO 이득(Kdco) 값을 요구하는 응용에서 서모미터 코드만을 사용하는 기존 방식과 비교하여 스위치의 수를 현저히 줄이고 발진기의 면적을 최소화한다. 또한, 지터 특성은 서모미터 코드만을 사용하는 방식과 동일한 수준을 유지한다. SystemVerilog 및 Verilog HDL을 사용한 모델링과 RTL 수준에서의 설계를 통해 이 기법의 효과가 입증되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.682-684
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• 2007

본 논문은 USN 구현을 위한 무선 노드를 실제로 제작하여 센서 네트워크 시스템을 구성하는데 그 목적이 있다. 노드는 Xilinx사의 CPLD와 FPGA, UHF RF 송수신모듈(Bim-433-F), Micronas사의 Hall Sensor로 구현하였으며 CPLD와 FPGA는 ISE를 사용하여 Verilog-HDL로 설계하였다. 네트워크는 PC와 게이트웨이 역할을 하는 싱크노드 1대 그리고 센서 노드 3대로 구성하였다. 개발된 노드들은 다중경로 네트워크를 통해 빌딩 내에서 40m까지 데이터전송이 가능하였다.

• ETRI Journal
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• 제33권5호
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• pp.731-740
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• 2011

Reconfigurable computing using a field-programmable gate-array (FPGA) device has become a promising solution in system design because of its power efficiency and design flexibility. To bring the benefit of FPGA to many application programmers, there has been intensive research about automatic translation from high-level programming languages (HLL) such as C and C++ into hardware. However, the large gap of syntaxes and semantics between hardware and software programming makes the translation challenging. In this paper, we introduce a new approach for the translation by using the widely used GCC compiler. By simply adding a hardware description language (HDL) backend to the existing state-of- the-art compiler, we could minimize an effort to implement the translator while supporting full features of HLL in the HLL-to-HDL translation and providing high performance. Our translator, called GCC2Verilog, was implemented as the GCC's cross compiler targeting at FPGAs instead of microprocessor architectures. Our experiment shows that we could achieve a speedup of up to 34 times and 17 times on average with 4-port memory over PICO microprocessor execution in selected EEMBC benchmarks.