Additional Thermometer Code Locking Technique for Minimizing Quantization Error in Low Area Digital Controlled Oscillators

저면적 디지털 제어 발진기의 양자화 에러 최소화를 위한 추가 서모미터 코드 잠금 기법

This paper introduces a new locking technique applicable to high-performance digital Phase-Locked Loops (DPLL). The study employs additional thermometer codes to reduce quantization errors in LC-based Digital Controlled Oscillators (DCO). Despite not implementing the entire DCO codes in thermometer mode, this method effectively reduces quantization errors through enhanced linearity. In the initial locking phase, binary codes are used, and upon completion of locking, the system transitions to thermometer codes, achieving high frequency linearity and reduced jitter characteristics. This approach significantly reduces the number of switches required and minimizes the oscillator's area, especially in applications requiring low DCO gain (Kdco), compared to the traditional method that uses only thermometer codes. Furthermore, the jitter performance is maintained at a level equivalent to that of the thermometer-only approach. The efficacy of this technique has been validated through modeling and design at the RTL level using SystemVerilog and Verilog HDL.

본 논문에서는 고성능 디지털 위상 고정 루프(DPLL)에 적용 가능한 새로운 잠금 기법을 소개한다. 이 연구는 LC 기반 디지털 제어 발진기(DCO)에서 발생하는 양자화 오류를 줄이기 위해 추가 서모미터 코드를 사용한다. 본 방식은 전체 DCO 코드를 서모미터 방식으로 구현하지 않음에도 불구하고 높은 선형성을 통해 양자화 오류를 감소시킨다. 초기 잠금 단계에서 바이너리 코드를 사용하고, 잠금이 완료되면 서모미터 코드로 전환하여 높은 주파수 대비 선형성과 낮은 지터 특성을 달성한다. 이 접근법은 낮은 DCO 이득(Kdco) 값을 요구하는 응용에서 서모미터 코드만을 사용하는 기존 방식과 비교하여 스위치의 수를 현저히 줄이고 발진기의 면적을 최소화한다. 또한, 지터 특성은 서모미터 코드만을 사용하는 방식과 동일한 수준을 유지한다. SystemVerilog 및 Verilog HDL을 사용한 모델링과 RTL 수준에서의 설계를 통해 이 기법의 효과가 입증되었다.