• 전자공학회논문지
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• 제49권12호
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• pp.201-208
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• 2012

본 논문에서는 실시간 동영상 부호화를 위한 효과적인 비트율 제어 방법을 제안하고 하드웨어로 구현한다. 제안하는 비트율 제어는 각 기본유닛 마다 R-D 파라미터 갱신에 의해 많은 연산 처리를 필요로 하는 이차원 R-D 모델을 사용하지 않고, 프레임의 평균 복잡도 가중치를 이용한 Qstep 결정 모델을 사용함으로써 연산량을 감소시킨다. 또한 적은 연산량과 빠른 MAD 예측을 위해 부호화된 기본유닛을 기반으로 영상의 공간적 및 시간적 상관관계를 이용하여 MAD를 예측한다. 제안하는 비트율 제어는 프레임 레벨 MAD 예측과 매크로블록 레벨 MAD 예측, GOP 비트 할당, 프레임 비트 할당, 가상버퍼, Qstep 결정 모델, 비트율 제어 파라미터 갱신, QP 결정 모듈을 포함하며 총 8개의 모듈로 구성된다. 비트율 제어 하드웨어는 Verilog-HDL을 이용하여 설계하였으며, Synopsys사의 Design Compiler를 이용하여 UMC 공정 $0.18{\mu}m$ 셀 라이브러리로 합성한 결과, 최대 동작 주파수는 108 MHz이고, 게이트 수는 19.1k이다. 실험 결과로부터 제안한 구조는 기존 구조 보다 게이트 수가 85% 감소하였고, 매크로블럭 당 QP를 결정하는데 평균 220 사이클 수가 소요되어 기존 구조보다 64% 단축됨을 확인하였다.

• 전자공학회논문지
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• 제50권3호
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• pp.59-67
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• 2013

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 제안된 RS 코드의 리스트 디코딩 알고리즘은 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도가 매우 큰 Interpolation 단계를 포함하며 효율적인 하드웨어 설계가 필요하다. 본 논문에서는 연판정 RS 리스트 디코딩 알고리즘을 위한 효율적인 저복잡도 Interpolation 구조를 제안한다. 제안된 구조는 후보다항식의 Y 차수에 대해서는 병렬로 처리하며 X 차수에 대해서는 직렬로 처리한다. 후보다항식의 처리순서는 계수의 메모리사용의 효율성을 높이기 위하여 적응적으로 결정한다. 따라서 내부 저장공간이 최소화되며 메모리 구조와 접근이 단순해진다. 또한 제안된 구조는 각 모듈의 레이턴시가 유사하고 모듈간 스케쥴링을 최대한 중첩함으로써 높은 하드웨어 효율을 보여준다. 예제로써 (255, 239) RS 리스트 디코더를 설계하였으며 동부하이텍 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성하여 검증되었고 결과 최대 동작 주파수는 200MHz이고 게이트 수는 25.1K이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.26-36
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• 2006

본 논문에서는 화소간의 상관관계를 이용한 CCD/CMOS 이미지 센서용 효율적인 색 보간 기법을 제안한다. 최근 각광받고 있는 CCD/CMOS 이미지 센서는 컬러 필터 배열(Color Filter Array)을 사용하기 때문에, 각 화소는 컬러 영상을 만들기 위한 3가지 색 채널 중 한 가지 채널만 갖고 있게 된다. 따라서 컬러 영상을 만들기 위해서는 색 보간 구조가 필요하다. 최근 제안되는 색 보간 기법은 보간된 영상의 품질 향상에만 주력하고 있는데 반해, 본 논문에서는 낮은 복잡도를 갖으면서 잘못된 색을 최소화하기 위한 방법을 제안한다. 제안된 색 보간 기법에서는 인접한 화소간의 상관관계를 이용하여, 현재 화소의 방향성을 결정할 때 이웃 화소의 방향성 정보를 이용하였다. 기존의 방향성을 고려한 색 보간 기법에 제안된 기법을 적용한 결과, 알고리즘의 종류에 따라 PSNR이 $0.09{\sim}0.47dB$ 향상되었고, 대부분의 잘못된 색(False color)을 최소화함으로써 색 보간된 컬러영상의 품질이 향상되었다. 제안된 색 보간 기법은 Verilog HDL 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 12K개였으며 5개의 라인 메모리가 사용되었다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.53-60
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• 2009

H.264/AVC 코덱에 사용되는 움직임 추정은 다중 참조 프레임과 다양한 가변 블록을 이용하기 때문에 복잡하고 많은 연산을 필요로 한다. 본 논문에서는 이러한 문제를 해결하기 위해 다중 참조 프레임 선택, 블록 매칭, 블록 모드 결정, 움직임 벡터예측을 고속으로 처리하는 방법을 바탕으로 동작 속도가 빠른 정수 화소 움직임 추정 회로 구조를 제안한다. 또한 부화소 움직임 추정을 위한 고성능 보간 회로 구조도 제안한다. 제안한 회로는 Verilog HDL을 이용하여 RTL로 기술하였고, 130nm 표준 셀 라이브러리를 이용하여 합성하였다. 정수 화소 움직임 추정 회로는 77,600 게이트와 4개의 $32\times8\times32$-비트 듀얼-포트 SRAM으로 구현되었고 최대 동작 주파수는 161MHz이며 D1(720$\times$480)급 칼라 영상을 1초에 51장 까지 처리할 수 있다. 부화소 움직임 추정 회로는 22,478 게이트로 구현되었고 최대 동작주파수 200MHz에서 1080HD(1,920$\times$1,088)급 칼라 영상을 1초에 69장 까지 처리할 수 있다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.55-62
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• 2007

본 논문에서는 이미지 센서에서 불량 화소를 자동으로 검출하기 위한 알고리듬을 제안하고, 그에 따른 하드웨어 구조를 제시하였다. 기존에 제안된 방법은 영상의 특징을 고려하지 않고 단순히 주위 화소들 값과의 차이가 일정 이상이면 불량 화소로 간주하였다. 그러나 이러한 방식은 영상에 따라서 불량 화소가 아닌 화소를 불량 화소로 간주하거나, 불량 화소를 정상 화소로 판단하는 일이 발생한다. 이러한 단점을 보완하기 위해 여러 프레임에 걸쳐 확인하는 방법도 제안되었으나, 불량 화소 검출시간이 오래 걸리는 단점이 있다. 이러한 기존 방식의 단점을 해결하기 위해, 제안된 불량 화소 검출 기법은 단일화면 내에서는 경계 영역을 고려하여 불량 화소를 검출하고, 여러 프레임에 걸친 확인 과정을 거치되, 화면 전환 여부를 확인하여 화면 전환이 일어날 때마다 검출된 화소의 불량 화소 여부를 판단하고 확인한다. 실험 결과, 단일 화면 내에서의 검출률은 기존 대비 6% 향상되었고, 100%의 불량화소 검출까지 걸리는 시간은 평균적으로 3배 이상 단축되었다. 본 논문에서 제안된 알고리듬은 하드웨어로 구현되었고, 하드웨어 구현 시 색 보간 블록에서 사용되는 경계 영역 표시자를 그대로 활용함으로써 0.25um 표준 셀 라이브러리를 이용하여 합성했을 때, 5.4K gate의 낮은 복잡도로 구현할 수 있었다.

• 한국항행학회논문지
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• 제15권2호
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• pp.213-220
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• 2011

본 논문에서는 최대 4개의 송 수신 안테나를 지원 가능한 $4{\times}4$ 다중 안테나 (MIMO) 시스템에서 채널의 dimension을 축소함으로써 복잡도를 줄일 수 있는 저복잡도 채널 전처리 프로세서를 제안하고 구현한다. 제안된 채널 전처리 프로세서는 채널의 일부분을 간섭신호라 간주하고 제거하는 GIS 행렬을 구하는 데 있어서 행렬의 역행렬과 행렬간의 승산 연산을 줄이기 위해, QR 분해 기법을 이용하여 $4{\times}4$ MIMO 채널 전처리 프로세서의 복잡도를 최소화한다. 또한, 로그 수체계를 이용하여 행렬간의 복소수 승산을 가산으로, QR 분해 기법의 사용으로 인해 생기는 나눗셈 연산을 감산 연산으로 대체함으로써 연산기의 단순화를 진행하고, 이를 통해 하드웨어 복잡도를 크게 감소시킨다. 제안된 채널 전처리 프로세서는 하드웨어 설계 언어 (HDL)을 이용하여 설계되었고, $0.13{\mu}m$ CMOS 규격 셀 라이브러리를 사용하여 합성되었다. 그 결과 기존의 2의 보수 수체계를 이용한 채널 전처리 프로세서의 설계 구조 대비 로그 수체계를 이용한 제안된 채널 전처리 프로세서의 하드웨어 복잡도가 20.2% 가량 감소됨을 확인하였다.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.103-111
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• 2007

본 논문에서는 single-chip CMOS Image Sensor(CIS)용 고화질 image signal processor(ISP)에 최적화된 하드웨어 구조를 제안한다. Single-chip CIS는 CIS와 ISP가 하나의 칩으로 구현된 것으로, 다양한 휴대기기에 사용된다. 휴대기기의 특성상, single-chip CIS용 ISP는 고화질이면서도 저전력을 위해 하드웨어 복잡도를 최소화해야 한다. 영상의 품질 향상을 위해서 다양한 영상 처리 블록들이 ISP에 적용되지만, 그 중에 핵심이면서 하드웨어 복잡도가 가장 큰 블록은 컬러 영상을 만들기 위한 색 보간 블록과 영상을 선명하게 하기 위한 화질 개선 필터 블록이다. 이들 블록은 데이터 처리를 위한 로직 외에도 라인 메모리를 필요로 하기 때문에 ISP의 하드웨어 복잡도의 대부분을 차지한다. 기존 ISP에서는 색 보간과 화질 개선 필터를 독립적으로 수행하였기 때문에 많은 수의 라인 메모리가 필요하였다. 따라서 하드웨어 복잡도를 낮추기 위해서는 낮은 성능의 색보간 알고리즘을 적용하거나, 화질 개선 필터를 사용하지 않아야 했다. 본 논문에서는 화질 개선을 위해 경계 적응적이면서 채널간 상관관계를 고려하는 고화질 색 보간 알고리즘을 적용하였다. 또한 채널 간 상관관계를 고려하는 색 보간 알고리즘의 특성을 이용하여 색 보간 블록과 화질 개선 필터 블록이 라인 메모리를 공유하도록 설계함으로써, 전체 라인 메모리 수를 최소화하는 새로운 구조를 제안한다. 제안된 방법을 적용하면 화질 개선 필터 블록을 위한 추가적인 라인 메모리가 불필요하기 때문에, 고화질과 낮은 복잡도 모두를 만족시킬 수 있다. 제안 방식과 기존 방식의 MSE(Mean Square Error)는 0.37로, 메모리 공유로 인한 화질의 저하는 거의 없었고, 고화질 색 보간 알고리즘을 적용했기 때문에 전체적인 화질은 향상되었다. 제안된 ISP 구조는 Verilog HDL 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 37K개였으며 7.5개의 라인 메모리가 사용되었다.

• 전자공학회논문지
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• 제50권5호
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• pp.102-111
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• 2013

본 연구에서는 4K UHD($3840{\times}2160$) 영상을 실시간 복호화하기 위한 $4{\times}4$ 블록 병렬 보간 H.264/AVC 움직임보상기를 제안한다. 연산처리 성능을 향상시키기 위해 보간 연산을 $4{\times}4$ 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 $9{\times}9$개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, $4{\times}4$ 블록 병렬 보간 필터는 3단(수평 수직 1/2부화소, 대각선 1/2부화소, 1/4부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13um 공정에서 시뮬레이션한 결과, 161K게이트의 H.264/AVC 움직임보상기는 동작주파수 150MHz에서 4K UHD급 동영상을 초당 72프레임으로 실시간 처리하는 성능을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.875-878
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• 2015

본 논문에서는 고성능 HEVC 부호기 화면내 예측기의 적은 연산 시간 및 연산 복잡도, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 화면내 예측기의 하드웨어 구조는 연산 복잡도를 감소시키기 위해 공통 연산기를 사용하였고, 저면적 하드웨어 구조를 위해 $4{\times}4$ 블록 단위 연산기를 사용하였다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 화면내 예측 하드웨어 구조는 $4{\times}4$ PU 공통 연산기를 사용하여 하드웨어 면적은 감소 시켰으며, $32{\times}32$ PU까지 지원하는 하드웨어 구조로 설계하였다. 제안하는 하드웨어 구조는 10개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 화면내 예측기의 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 41.5k개의 게이트로 구현되었다. 제안하는 화면내 예측기 하드웨어 구조는 150MHz의 동작주파수에서 4K UHD@30fps 영상의 실시간 처리가 가능하며, 최대 200MHz까지 동작 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.431-435
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• 2011

본 논문에서는 H.264/AVC CAVLC 부호기의 성능 향상을 위해 변환계수의 재정렬 과정이 필요 없는 탐색기법을 제안한다. 기존의 CAVLC 부호기는 변환계수의 재정렬 과정이 포함되어 변환계수를 저장해야 할 버퍼와 버퍼제어를 위한 추가적인 사이클이 필요하므로 하드웨어 면적이 증가하고 불필요한 사이클이 수행된다. 제안한 탐색기법은 CAVLC의 파라미터 중에 Level을 역방향 탐색기법으로 계산하고 그 외 파라미터들은 순방향 탐색기법으로 계산하여 변환계수의 재정렬 과정을 수행하지 않는다. 또한, 제안한 CAVLC 부호기에 조기 종료 모드를 적용하고 3단 파이프라인 구조를 사용하여 CAVLC의 수행 사이클 수를 감소시켰다. 제안한 CAVLC의 하드웨어 구조를 매그나칩 공정 $0.18{\mu}m$ 셀라이브러리로 합성한 결과, 최대동작 주파수는 125MHz이며 게이트 수는 15.6k이다. 제안한 CAVLC의 하드웨어 구조를 H.264/AVC 표준 참조 소프트웨어 JM13.2에서 추출한 데이터를 이용하여 테스트한 결과, $16{\times}16$ 매크로블록을 처리하는데 평균적으로 66.6사이클이 소요되어 기존의 CAVLC 부호기보다 성능이 13.8% 향상됨을 확인하였다.