• 한국통신학회논문지
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• 제24권10A호
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• pp.1579-1587
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• 1999

게이트 길이가 $0.2\mu\textrm{m}$인 P-HEMT에 대하여 드레인 바이어스 전류의 변화 및 게이트 폭에 대해 스케일링이 가능한 잡음모델을 제안하였다. 본 논문에서는 S-파라미터를 정확히 예측하기 위하여 $\tau$를 제외한 intrinsic 파라미터는 offset를 도입하여 정규화 한 후 스케일링을 하였다. 드레인 포화전류에 대한 드레인 전류의 비율과 게이트 폭을 변수로 하는 소신호 모델 파라미터의 맞춤함수를 구하였다. 또한, 잡음 파라미터를 정확히 예측하기 위하여 진성저항 잡음 온도 $\textrm{T}_{g}$, 게이트 단 전류 잡음원 등가잡음 컨덕턴스 $\textrm{G}_{ni}$, 드레인 단 전류와 게이트 폭에 거의 관계없으며 이의 평균값은 주변온도와 유사한 값으로 $\textrm{G}_{ni}$는 회로 특성에 영향을 미치지 않을 정도로 작은 값으로 추출되었다. 그러므로, $\textrm{G}_{no}$만을 잡음 모델정수로 하는 잡음모델과 $\textrm{T}_{g}$, $\textrm{G}_{ni}$, $\textrm{G}_{no}$를 잡음 모델정수로 하는 잡음모델을 측정값과 비교하여 본 결과 Gno만을 갖는 잡음모델도 측정된 잡음 파라미터와 잘 일치하였다. 따라서, 모델 정수추출이 간단한 $\textrm{G}_{no}$만을 갖는 잡음모델은 게이트 폭과 바이어스 전류에 대해 스케일링이 가능한 실용적인 잡음모델임을 확인하였다.

• Journal of Electrical Engineering and information Science
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• 제2권4호
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• pp.106-110
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• 1997

A new SOI NMOSFET with a 'LOCOS-like' shape self-aligned polysilicon gate formed on the recessed channel region has been fabricated by a mix-and-match technology. For the first time, a new scheme for implementing self-alignment in both source/drain and gate structure in recessed channel device fabrication was tried. Symmetric source/drain doping profile was obtained and highly symmetric electrical characteristics were observed. Drain current measured from 0.3${\mu}{\textrm}{m}$ SOI devices with V\ulcorner of 0.77V and Tox=7.6nm is 360$mutextrm{A}$/${\mu}{\textrm}{m}$ at V\ulcorner\ulcorner=3.5V and V\ulcorner=2.5V. Improved breakdown characteristics were obtained and the BV\ulcorner\ulcorner\ulcorner(the drain voltage for 1 nA/${\mu}{\textrm}{m}$ of I\ulcorner at V=\ulcorner\ulcorner=0V) of the device with L\ulcorner\ulcorner=0.3${\mu}{\textrm}{m}$ under the floating body condition was as high as 3.7 V. Problems for the new scheme are also addressed and more advanced device structure based on the proposed scheme is proposed to solve the problems.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.821-825
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• 2004

본 연구는 에치스토퍼를 기존의 방식과 다르게 적용하여 수소화 된 비정질 실리콘 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인간의 기생용량을 줄인다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층 , 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si：H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si：H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조하면 기존의 박막 트랜지스터에 비하여 특성은 같고, 제조공정은 줄어들며, 또한 게이트와 소오스-드레인간의 기생용량이 줄어들어 동작속도를 개선시킬 수 있다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1001-1007
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• 2002

된 논문에서는 펜타센을 활성층으로 사용하는 유기박막트랜지스터(OTFT)의 펜타센의 두께, 그리고 소오스 및 드레인 전극의 위치에 따른 소자의 성능 변화에 대하여 연구하였다. 펜타센 박막의 두께가 증가하면 그레인 상태가 박막상태에서 벌크상태로 변화하면서 결정도가 악화되어 성능이 열화하였고, 소오스와 드레인 전극을 펜타센 위에 제작한 소자의 경우 접촉저항은 감소하였으나 누설전류가 증가하여 전류 점멸비가 감소하였다. 그러므로, 펜타센의 두께는, 300Å∼700Å 내외, 그리고 전극은 펜타센 아래에 위치하는 것이 적합한 것으로 확인되었다.

• 한국통신학회논문지
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• 제28권7A호
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• pp.451-466
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• 2003

Untethered nodes in mobile ad-hoc networks strongly depend on the efficient use of their batteries. In this paper, we propose a new metric, the drain rate, to forecast the lifetime of nodes according to current traffic conditions. This metric is combined with the value of the remaining battery capacity to determine which nodes can be part of an active route. We describe new route selection mechanisms for MANET routing protocols, which we call the Minimum Drain Rate (MDR) and the Conditional Minimum Drain Rate (CMDR). MDR extends nodal battery life and the duration of paths, while CMDR also minimizes the total transmission power consumed per packet. Using the ns-2 simulator and the dynamic source routing (DSR) protocol, we compare MDR and CMDR against prior proposals for power-aware routing and show that using the drain rate for power-aware route selection offers superior performance results.

• 대한전자공학회논문지
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• 제27권1호
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• pp.74-80
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• 1990

The transconductance of short channel LDD MOSFETs in the saturation region (high Vd)has shown different characteristics from that of conventional device. The transconductance in saturation regime of short channel LDD MOSFETs is reduced from maximum value at higher gate voltage. This decline is analyzed as the velocity saturation effects of carrier at LDD region but accurate analytical expressions for the drain current Idsat and the transconductance Gmsat in the saturation regime are still not in existence. Recently the drain current dependence of parasitic source resistance Rs has been modeled from the velocity saturation of carriers in LDD region. In this study, we approximate that Rmsat that Rs is linearly dependent on the applied gate voltage. Analytical expressions for Idsat and Gmsat obtained from this approximation show the same general behavior as experimental results of short channel LDD NMOSFETs.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.635-640
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• 2016

Tunnel field-effect transistor (TFET) is a promising candidate for the next-generation electron device. However, technical issues remain for their practical application: poor current drivability, shor-tchannel effect and ambipolar behavior. We propose herein a novel recessed-channel TFET (RTFET) with the asymmetric source and drain. The specific design parameters are determined by technology computer-aided design (TCAD) simulation for high on-current and low S. The designed RTFET provides ${\sim}446{\times}$ higher on-current than a conventional planar TFET. And, its average value of the S is 63 mV/dec.

• 대한전자공학회논문지TE
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• 제37권2호
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• pp.6-11
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• 2000

본 논문에서는 단채널 n형 GaAs MESFET 소자의 공핍층의 두께가 선형적으로 변한다는 근사를 적용하여 공핍층내의 2차원 프와송 방정식을 풀어 단채널 GaAs MESFET의 전류-전압 특성을 해석적으로 도출하는 모델을 제안하였다. 이 모델로부터 문턱 전압, 소오스와 드레인의 저항 및 드레인 전류식을 도출하였다 계산 결과로부터 전류-전압 특성 곡선에서 단채널 소자의 특성인 Early 효과를 설명할 수 있었고 소오스 접촉 저항과 드레인 접촉 저항에 의한 전압 강하도 설명할 수 있었다. 더욱이 본 모델은 소자 해석에 있어서 단채널 소자에만 국한되지 않고 장채널 소자의 특성을 해석하는 데에도 적용할 수 있었다.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.7-11
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• 2017

본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다.

• 한국전기전자재료학회논문지
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• 제21권10호
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• pp.885-888
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• 2008

We present simulation results on DC characteristics of AlGaN/GaN HEMTs having trench shaped source/drain Ohmic electrodes. In order to reduce the contact resistance in the source and drain region of the conventional AlGaN/GaN HEMTs and thereby to increase their DC output power, we applied narrow-shaped-trench electrode schemes whose size varies from $0.5{\mu}m$ to $1{\mu}m$ to the standard AlGaN/GaN HEMT structure. As a result, we found that the drain current was increased by 13 % at the same gate bias condition and the transconductance (gm) was improved by 11 % for the proposed AlGaN/GaN HEMT, compared with those of the conventional AlGaN/GaN HEMTs.