• 한국위성정보통신학회논문지
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• 제5권1호
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• pp.1-5
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• 2010

최근 전자 정보 통신 기술의 발전으로 개개인이 요구하는 정보의 전송량도 증가하고 있다. 특히 CATV의 전송량 증가에 따른 전송 성능의 향상이 불가피하다. 따라서 본 논문에서는 DOCSIS(Data-Over-Cable Service Interface Specifications) 2.0 요구 규격을 만족하는 CATV 전송 시스템에서 Bit Error Rate(BER)에 따른 최적의 Signal to Noise Ratio(SNR) 성능 요구 특성을 얻기 위한 위상 잡음 특성을 분석하였다. 특히 개발된 시뮬레이터를 이용하여 CATV 전송 시스템 위상 잡음 특성 요구 규격을 만족하는 Phase Locked Loop(PLL) 구성 요소 파라미터 값들을 도출하였다. 제시된 방법은 향후 초고속 CATV 전송 시스템의 위상잡음 관련 성능 요구 규격도출에 이용될 수 있다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 전력전자학회논문지
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• 제16권4호
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• pp.309-316
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• 2011

태양광 발전시스템 등에서 전력을 공급하기 위한 계통연계 인버터에서 계통전압의 동기화를 위하여 PLL시스템이 많이 사용되어 왔다. 본 논문은 단상 및 3상 계통연계 인버터의 동기화 성능을 향상시키기 위하여 루프필터 및 PI 제어기가 없는 PLL 알고리즘을 제시한다. 단상 또는 3상 계통전압으로 유도한 2상 전압을 사용하여 위상 검출기 출력이 직류성분만 있으면서 동기화되었을 때 0이 되도록 궤환신호를 결정한다. 소신호 해석방법으로 비례제어기를 사용한 PLL시스템을 모델링하여 안정도 및 정상상태 오차를 관찰한다. 시뮬레이션 및 실험결과를 통하여 제시한 PLL알고리즘의 타당성을 확인한다.

• Journal of Power Electronics
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• 제12권6호
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• pp.886-894
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• 2012

This paper presents a secondary-side, dual-mode feedback LLC resonant controller IC with dynamic PWM dimming for LED backlight units. In order to reduce the cost, master and slave outputs can be generated simultaneously with a single LLC resonant core based on dual-mode feedback topologies. Pulse Frequency Modulation (PFM) and Pulse Width Modulation (PWM) schemes are used for the master stage and slave stage, respectively. In order to guarantee the correct dual feedback operation, Phased-Locked Loop (PLL)-based automatic duty control circuit is proposed in this paper. The chip is fabricated using $0.35{\mu}m$ Bipolar-CMOS-DMOS (BCD) technology, and the die size is $2.5mm{\times}2.5mm$. The frequency of the gate driver (GDA/GDB) in the clock generator ranges from 50 to 425 kHz. The current consumption of the LLC resonant controller IC is 40 mA for a 100 kHz operation frequency using a 15 V supply. The duty ratio of the slave stage can be controlled from 40% to 60% independent of the frequency of the master stage.

• 한국통신학회논문지
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• 제13권3호
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• pp.239-254
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• 1988

현대 통신에서 혼신방지및 보안유지를 위한 방법으로 ECCM기법이 개발되었다. 주파수 도약방식은 이러한 기법중의 하나이며 RF변조된 신호를 일정한 대역폭내에서 빠르게 움직여 신호의 추적을 어렵게 만드는 방법이다. 본 논문에서는 1.25MHz-800Hz의 FM변조된 기준 신호와 LO(Local Oscillator)에 의해 30-80MHz의 FM출력을 얻을 수 있는 PLL-Exciter를 구성하였다. Exciter의 LO로는 42.5-100.5 MHz에서 도약시킬 수 있는 주파수 합성기를 사용하였다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.339-344
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• 2017

본 논문에서는 Early-late detector, Duty-rate modulator, 그리고 LSI(Lock Status Indicator)를 사용하여 작은 크기와 빠른 위상고정 시간을 갖는 위상고정루프를 제안하였다. 제안된 위상고정루프는 작은 용량을 가진 하나의 커패시터를 사용하게 됨으로써 칩의 크기를 결정하는 루프필터의 크기가 작아지게 되어 크기를 최소화 하였다. 기존의 전하펌프와 달리 2개의 전하펌프를 사용하여 하나의 커패시터를 사용하더라도 2차 루프필터를 사용 한 것과 같은 전압파형을 만들어 줌으로써 위상을 고정시킬 수 있다. 2개의 전하펌프는 UP, DN신호 위상의 빠르기를 감지해주는 Early-late detector와 일정한 비율의 파형을 만들어주는 Duty-rate modulator에 의해 제어된다. LSI회로를 사용함으로써 빠른 위상고정시간을 얻을 수 있다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.

• 전력전자학회논문지
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• 제20권2호
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• pp.182-192
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• 2015

This study develops a digital control scheme with power factor correction for a front-end converter in an electric vehicle battery charger. The front-end converter acts as the boost-type switching-mode rectifier. The converter assumes the two roles of the battery charger, which include power factor control and robust charging performance. The proposed control scheme consists of a charging control algorithm and a grid current control algorithm. The scheme aims to obtain unity input power factor and robust performance. Based on the linear average model of the converter, a constant-current constant-voltage charging control algorithm that passes through only one proportional-integral controller and a current feed-forward path is proposed. In the current control algorithm, we utilized a second band pass filter, a single-phase phase-locked loop technique, and a duty-ratio feed-forward term to control the grid current to be in phase with the grid voltage and achieve pure sinusoidal waveform. Simulations and experiments were conducted to verify the effectiveness of the proposed control scheme, both simulations and experiments.

• 전력전자학회논문지
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• 제10권5호
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• pp.457-467
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• 2005

본 논문은 해남에서 제주로 연결되어 운전중인 HVDC 시스템의 새로운 주파수 제어기에 대하여 연구하였다. 연구의 첫 번째 목적은 현재의 동기조상기를 제거하기 위하여 새로운 주파수 제어기를 개발하고, 평가를 수행하는 것이다. 모의실험 케이스를 만들기 위하여 PSCAD/EMTDC와 PSS/E를 혼합하여 사용하였고 주 시스템 연구는 과도상태 분석을 위하여 PSCAD/EMTDC을 사용하였다. 연구 케이스는 3상과 1상 지락 그리고 부하탈락에 대한 사고를 모의하였고 연구결과를 나타내었다. 결론적으로 AC 네트워크로부터 검출되는 새로운 주파수 측정 방법은 유효한 주파수 제어와 동적 성능을 나타냄을 알 수 있었다.

• Journal of Electrical Engineering and Technology
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• 제10권4호
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• pp.1655-1666
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• 2015

This paper proposes a new approach of Field Programmable Gate Array (FPGA) controlled digital implementation of shunt active power filter (SAPF) under steady state and dynamic operations. Typical implementations of SAPF uses microprocessor and digital signal processor (DSP) but it limited for complex algorithm structure, absence of feedback loop delays and their cost can be exceed the benefit they bring. In this paper, the hardware resources of an FPGA are configured and implemented in order to overcome conventional microcontroller or digital signal processor implementations. This proposed FPGA digital implementation scheme has very less execution time and boosts the overall performance of the system. The FPGA controller integrates the entire control algorithm of an SAPF, including synchronous reference frame transformation, phase locked loop, low pass filter and inverter current controller etc. All these required algorithms are implemented with a single all-on chip FPGA module which provides freedom to reconfigure for any other applications. The entire algorithm is coded, processed and simulated using Xilinx 12.1 ISE suite to estimate the advantages of the proposed system. The coded algorithm is also defused on a single all-on-chip Xilinx Spartan 3A DSP-XC3SD1800 laboratory prototype and experimental results thus obtained match with simulated counterparts under the dynamic state and steady state operating conditions.

• 전력전자학회논문지
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• 제15권3호
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• pp.179-187
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• 2010

본 논문에서는 무효전력변동기법을 사용하여 단독운전을 검출을 하기 위해서 선행되어야 하는 주파수 검출 방법 중에서 개선된 이산푸리에변환(Discrete Fourier Transform; DFT), 즉 Goertzel 알고리즘을 이용한 단독운전 검출기법을 제안한다. 실제 태양광 발전 시스템의 설치를 위해서는 전기사고나 시스템에 악영향을 유발하는 단독운전 검출기법의 연구가 선행되어야 한다. 적용하는 주파수 검출방법은 Goertzel 알고리즘을 이용한 기법으로 기존의 영점검출기법과 가상의 2상 PLL(Phase Locked Loop)에 비하여 외란의 영향에 강인하며 빠른 검출이 가능하다. 시뮬레이션 및 실험을 통하여 기존의 주파수검출기법인 영점검출기법과 가상의 2상 PLL을 이용한 주파수 검출과 제안하는 알고리즘을 비교하고 그의 우수성을 검증하였다.