• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 정기총회 및 창립40주년기념 학술대회 학회본부
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• pp.193-196
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• 1987

We reported that hot electron phenomena in submicron nMOSFET by Monte Carlo method. In order to predict the influence of the hot electron effects on the device reliability, either simple analytical model or a complete two dimensional numerical simulation has been adopted. Results of numerical simulation, based on the static mobility model, may be inaccurate when gate length of MOSFET is scaled down to less than 1um. Most of device simulation packages utilize the static nobility model. Monte Carlo method based on stochastic analysis of carrier movement may be a powerful tool to characterize hot electrons. In this work, energy and velocity distribution of carriers were obtained to predict the relative degree of short channel effects for different device parameters. Our analysis shows a few interesting results when $V_{ds}$ is 5 volt, average electron energy does not increase with gate bias as evidenced by substrate current.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.91-105
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• 2016

Carbon Nanotube Field-Effect Transistors (CNTFETs) have been studied as candidates for post Si CMOS owing to the better electrostatic control and high mobility. To enhance the immunity against short - channel effects (SCEs), the novel channel and gate engineered architectures have been proposed to improve CNTFETs performance. This work presents a comprehensive study of the influence of channel and gate engineering on the CNTFET switching, high frequency and circuit level performance of carbon nanotube field-effect transistors (CNTFETs). At device level, the effects of channel and gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. This model is based on two-dimensional non-equilibrium Green's functions (NEGF) solved self - consistently with Poisson's equations. It is revealed that hetero - material - gate and lightly doped drain and source CNTFET (HMG - LDDS - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, improve the switching speed, and is more suitable for use in low power, high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the impact of the channel and gate engineering on basic digital circuits (inverter, static random access memory cell) have been investigated systematically. The performance parameters of circuits have been calculated and the optimum metal gate workfunction combinations of ${\Phi}_{M1}/{\Phi}_{M2}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product (PDP). In addition, we discuss and compare the CNTFET-based circuit designs of various logic gates, including ternary and binary logic. Simulation results indicate that LDDS - HMG - CNTFET circuits with ternary logic gate design have significantly better performance in comparison with other structures.

• 대한약리학회지
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• 제27권2호
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• pp.99-108
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• 1991

Racemic ketamine을 사용하여 개구리의 좌골신경 및 toe muscle에 대한 작용을 관찰하였다. 실험방법으로는 214 mM sucrose을 사용하여 서로 다른 두 종류의 투여 방법으로 세포막의 활동 전압에 대한 영향을 electric recording으로 관찰하였다. 즉, intracellular 투여는 single sucrose gap technique으로, extracellar 투여는 double sucrose gap technique을 사용하였으며 그 실험 결과는 아래와 같았다. 1. Racemic ketamine은 개구리의 좌골신경 및 toe muscle의 활동전압을 intracellular 및 extracellular 투여시 모두 의의 있게 억제하였다. 2. 개구의 toe muscle에서 $K^+$-수축을 억제하였다. 3. naloxone은 ketamine의 억제작용을 완전히 차단하지는 못하였다.

• 전자공학회논문지T
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• 제35T권2호
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• pp.6-12
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• 1998

박막의 SOI(Silicon-On-Insulator) 소자는 짧은 채널 효과(short channel effect), subthreshold slope의 개선, 이동도 향상, latch-up 제거 등 많은 이점을 제공한다. 반면에 이 소자는 current kink effect와 같이 정상적인 소자 동작에 있어 주요한 저해 요소인 floating body effect를 나타낸다. 본 논문에서는 이러한 문제를 해결하기 위해 T-형 게이트 구조를 갖는 SOI NMOSFET를 제안하였다. T-형 게이트 구조는 일부분의 게이트 산화막 두께를 다른 부분보다 30nm 만큼 크게 하여 TSUPREM-4로 시뮬레이션 하였으며, 이것을 2D MEDICI mesh를 구성하여 I-V 특성 시뮬레이션을 시행하였다. 부분적으로 게이트 산화층의 두께가 다르기 때문에 게이트 전계도 부분적으로 차이가 발생되어 충격 이온화 전류의 크기도 줄어든다. 충격 이온화 전류가 감소한다는 것은 current kink effect가 감소하는 것을 의미하며, 이것을 MEDICI 시뮬레이션을 통해 얻어진 충격 이온화 전류 곡선, I-V 특성 곡선과 정공 전류의 분포 형태를 이용하여 제안된 구조에서 current kink effect가 감소됨을 보였다.

• Journal of Electrical Engineering and Technology
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• 제12권6호
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• pp.2324-2332
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• 2017

This paper presents the electrical performances of novel AlGaSb/InGaAs heterojunction-based vertical-tunneling field-effect transistor (VTFET). The device performance was investigated in views of the on-state current ($I_{on}$), drain-induced barrier thinning (DIBT), and subthreshold swing (SS) as the gate length ($L_G$) was scaled down. The proposed TFET with a $L_G$ of 5 nm operated with an $I_{on}$ of $1.3mA/{\mu}m$, a DIBT of 40 mV/V, and an SS of 23 mV/dec at a drain voltage ($V_{DS}$) of 0.23 V. The proposed TFET provided approximately 25 times lower DIBT and 12 times smaller SS compared with the conventional $L_G$ of 5 nm TFET. The AlGaSb/InGaAs VTFET showed extremely high scalability and strong immunity against short-channel effects.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1537-1542
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• 2011

본 연구에서는 이중게이트 MOSFET의 채널도핑이 비산형분포를 가질 때 게이트 산화막의 두께를 변화시키면서 문턱전압이하특성을 분석하였다. 이중게이트 MOSFET는 차세대 나노소자로서 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행 중에 있다. 이에 이중게이트 MOSFET에서 단채널효과로서 잘 알여진 문턱전압 이하 스윙의 저하에 대하여 비선형도핑분포를 이용한 포아송방정식의 분석학적 모델로 분석하고자 한다. 또한 나노소자인 이중게이트 MOSFET의 구조적 파라미터 중 가장 중요한 게이트 산화막의 두께에 대하여 문턱전압이하 특성을 분석하였다. 본 논문에서 사용한 분석학적 포아송방정식의 포텐셜모델 및 전송모델의 타당성을 입증하기 위하여 수치해석학적 결과값과 비교하였으며 이 모델을 이용하여 이중게이트 MOSFET의 문턱전압이하 스윙을 분석하였다.

• 한국정보통신학회논문지
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• 제15권9호
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• pp.2000-2006
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• 2011

본 연구에서는 이중게이트(Double Gate; DG) MOSFET의 채널내 도핑분포 형태에 따른 드레인유기장벽감소(drain induced barrier lowering; DIBL) 현상을 분석하였다. DGMOSFET는 기존 MOSFET에서 발생하는 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행 중에 있다. DIBL은 높은 드레인 전압에 의하여 발생하는 에너지밴드의 변화가 문턱전압의 감소로 니타나는 단채널효과이다. 이러한 DIBL을 DGMOSFET의 구조적 파라미터 및 채널 내 도핑분포함수의 변화에 따라 분석하고자 한다. 이를 위하여 가우시안 분포함수를 이용하여 포아송방정식의 해석학적 모델을 유도하였다. 본 논문에서 사용한 해석학적 포아송방정식의 전위분포모델 및 DIBL 모델의 타당성을 입증하기 위하여 수치해석학적 결과값과 비교하였으며 이 모델을 이용하여 DGMOSFET의 DIBL을 분석하였다.

• 한국전자파학회논문지
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• 제19권6호
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• pp.688-697
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• 2008

본 논문에서는 실내 환경에서 가시 광선을 이용한 무선 망 설계에 필요한 가시광의 특성 예측을 위해 포톤 모델을 이용하는 방법을 제시한다. 광선을 이용하는 경우, 높은 주파수와 짧은 파장을 갖고 있으므로 광선 추적법을 이용하는 것이 일반적이나, 환경이 복잡하고 복수의 반사, 투과뿐만 아니라 물체 표면의 거친 정도 등의 재질을 고려한 난반사까지 고려해야 하는 경우, 매우 많은 시간이 걸리는 단점이 있다. 이러한 단점을 해결하기 위해 본 논문에서는 광선 추적법을 보완하여 광선의 세기를 포톤의 밀도로 근사하여 계산 정밀도와 계산 시간을 타협하는 방식을 제시한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권2호
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• pp.110-119
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• 2007

A new two-dimensional analytical model for dual-material double-gate fully-depleted SOI MOSFET with Pearson-IV type Doping Distribution is presented. An investigation of electrical MOSFET parameters i.e. drain current, transconductance, channel resistance and device capacitance in DM DG FD SOI MOSFET is carried out with Pearson-IV type doping distribution as it is essential to establish proper profiles to get the optimum performance of the device. These parameters are categorically derived keeping view of potential at the center (${\phi}_c$) of the double gate SOI MOSFET as it is more sensitive than the potential at the surface (${\phi}_s$). The proposed structure is such that the work function of the gate material (both sides) near the source is higher than the one near the drain. This work demonstrates the benefits of high performance proposed structure over their single material gate counterparts. The results predicted by the model are compared with those obtained by 2D device simulator ATLAS to verify the accuracy of the proposed model.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권3호
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• pp.195-203
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• 2005

Recently, a novel multi-bit nonvolatile memory based on double gate (DG) MOSFET is proposed to overcome the short channel effects and to increase the memory density. We need more complex voltage schemes for DG MOSFET devices. In view of peripheral circuits driving memory cells, one should consider various voltage sources used for several operations. It is one of the key issues to minimize the number of voltage sources. This criterion needs more caution in considering a DG nonvolatile memory cell that inevitably requires more number of events for voltage sources. Therefore figuring out the permissible range of operating bias should be preceded for reliable operation. We found that reliable operation largely depends on the depletion conditions of the silicon channel according to charge amount stored in the floating gates and the negative control gate voltages applied for read operation. We used Silvaco Atlas, a 2D numerical simulation tool as the device simulator.