• 한국구조물진단유지관리공학회 논문집
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• 제23권7호
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• pp.40-48
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• 2019

본 연구에서는 건설 현장에서 발생하는 미세먼지의 정확한 측정을 위한 새로운 개념의 알고리즘을 제안한고 검증한다. 기존 측정법의 한계를 보완하기 위하여 초음파 산란 기반 측정법을 제안하였으며, 유한 차분법을 통하여 알고리즘의 활용 및 그 정확성을 검증하고자 하였다. 미세먼지와 같은 다중 산란을 일으키는 현상에 대하여 수학적 모델링을 수행하였고 신호의 감쇠율, 평균 자유 거리, 산란 반경으로 미세먼지의 단위 밀도를 예측할 수 있는 알고리즘을 도출하였다. 2-D 시간 이력해석을 통하여 미세먼지 부피비에 따라 알고리즘을 검증하였으며 신호 해석을 위한 신호처리 기법을 나타내었다. 해석 결과, 알고리즘의 오차는 개수밀도 단위 최소 0.7, 최대 24.9를 보였다. 오차율을 줄이기 위해 미세먼지의 산란 반경을 주파수별로 도출하여야 하는 추후 연구가 필요함을 토의하였다.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.1-6
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• 2006

본 연구에서는 광 논리 및 광 접속에 응용할 수 있는 GaAs/AlGaAs 구조의 완전 공핍 광 싸이리스터(depleted optical thyristor, DOT)에 VCSEL(vertical-cavity surface-emitting laser diode)을 응용하여, 활성층 위, 아래에 1/4 파장 거울층(quarter wavelength reflector stacks)을 제작함으로서 본 구조에서 최초의 레이징 특성을 구현하였고, 그 특성을 측정, 분석하였다. 스위칭 특성을 알아보기 위하여 순방향 전압에서는 비선형 s-자형의 전류-전압 특성을, 역방향 전압에서는 완전 공핍 전압을 모의실험으로 알아보았다. 모의실험을 바탕으로 설계, 제작한 VCL-DOT(Vertical Cavity Laser - Depleted Optical Thyristor)의 스위칭 전압과 전류는 5.24 V, $5{\mu}A$ 이고, 홀딩 전압과 전류는 각각 1.50 V, $100{\mu}A$가 나왔다. 측정된 레이징 문턱 전류는 0.65 mA 이고, 출력 파장은 854.5 nm의 레이징 특성을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권2호
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• pp.42-50
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• 2006

반도체 공정기술의 발달로 인해 칩의 집적도가 향상되고 높은 성능의 SoC (System On a Chip)의 구현이 가능해졌다. 하지만 이로 인한 칩의 전력 소모량 증가는 칩 설계시의 중요 제한 요소가 되고 있다 칩 설계의 하위 단계로 갈수록 설계의 수정은 시간과 금전적 비용을 기하급수적으로 증가시키기 때문에, 설계의 상위 단계에서부터 칩의 소모 전력을 미리 추정하는 기술은 필수적이다. 이에 본 연구에서는 효율적인 상위 레벨 소모 전력 추정을 위해 회로를 레벨화 하고, 일부 레벨의 스위칭을 기반으로 회로의 소모 전력을 look up 테이블을 이용하여 모델링하였다 제안한 기술을 이용하여 ISCAS'85 벤치마크 회로에 대해 평균 소모 전력을 추정한 결과, 기존에 알려진 소모 전력 추정 기술에 비해 평균 추정 오차를 $9.45\%$에서 $3.84\%$로 크게 개선한 결과를 얻을 수 있었다.

• 자원환경지질
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• 제37권1호
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• pp.99-106
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• 2004

환경오염저감 및 제어기술은 환경/방재 기술분야로 포스트 반도체 주력산업의 고도화분야에 해당되며, 그 중 오염토양 및 지하수 복원기술은 앞으로 많은 수요가 예상되는 핵심기술이라 할 것이다. 국내의 경우 폐금속광산이 다수 존재하며 이로 인한 중금속 및 비소오염문제가 심각해지고 있는 시점에서 이를 복원하기 위한 최신기술의 동향을 알아보는 것이 필요할 것이다. 현재 이 분야의 선진국인 미국 및 유럽각국에서의 기술개발은 2차적인 오염을 유발하지 않을 청정기술의 개발과 개발기술의 현장적용에 초점이 맞추어 지고 있는 추세이다. 여기에 최근에 개발되어진 신기술중에 이러한 장점으로 인해 주목받고 있는 기술인 전기동력학 기술, 투수성 반응벽체기술, 고형화/안정화기술, 박테리아를 이용한 생체흡착기술, 박테리아를 이용한 용출기술, 식물정화기술을 소개하고자 한다.

• 전자공학회논문지D
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• 제36D권3호
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• pp.48-58
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• 1999

본 연구에서는 3차원 반도체 공정 시뮬레이션의 효율성과 성능을 향상시키기 위하여, 병렬 유한요소법 수치해석에 사용이 적합한 디라우니 병렬 메쉬 생성기 및 표면 전진 메쉬 생성기를 개발하였고, 이를 위하여 개선된 성능을 보이는 수정된 하부구조법 병렬 유한요소법 수치해석기를 개발하였다. 또한, 행렬 계산 알고리즘의 병렬화를 확산 및 산화 시뮬레이터에 적용하여, 직렬 계산 시 3시간이 소요되는 확산 시뮬레이션과 비평탄 구조를 지니는 R-LOCOS 등의 연산을 8개의 프로세서를 병렬로 사용하여 15분만에 계산하였다. 과다한 계산 시간을 요하는 몬테카를로 수치해석 방법의 효율성을 높이고자, 병렬 연산 알고리즘을 몬테카를로 연산에 적용하였다. 또한, 스퍼터링 증착장치 시스템의 타켓 입자 분포 특성을 병렬 연산 몬테카를로 방식으로 계산하였다. 3000개의 이온을 주입하였을 겨우 단일 프로세서에서 13,000초의 계산시간이 소요되었으나, 30개의 프로세서를 병렬로 사용하였을 때 520초의 시간을 소비하여,25 이상의 스피드업 특성을 얻었다. 또한, 몬테카를로 계산의 최적화 연구를 통해서 3차원 스퍼터링 증착장치에서 연쇄 충돌 계산 수행시의 최적이온의 개수는 30,000임을 확인하였다.

• 한국세라믹학회지
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• 제34권3호
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• pp.314-322
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• 1997

극저 유전특성을 갖는 SiO2 에어로겔의 박막화의 층간 절연막으로써의 응용성이 연구되었다. 점도가 10~14cP인 SiO2 폴리머 졸을 이소프로판을 분위기 하에서 1000~7000m으로 p-Si(111) 웨이퍼 상에 스핀코팅한 습윤겔 박막을 25$0^{\circ}C$와 1160 psing 조건에서 초임계건조하여 0.5 g/㎤ 정도의 밀도(78% 기공율) 와 4000~21000$\AA$ 범위의 두께를 갖는 SiO2 에어로겔 박막을 제조하였다. 박막의 두께와 미세구조를 제어할 수 있는 주요 인자는 졸의 농도, 회전속도 및 습윤겔 숙성시간임을 알 수 있었다. SiO2 에어로겔 박막의 유전상수 값은 giga급 이상의 차세대 반도체 소자에 충분히 응용될 수 있을 정도로 낮은 2.0 정도이었다.

• 전자공학회논문지
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• 제50권6호
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• pp.131-137
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• 2013

광각 카메라는 단 초점 렌즈를 장착하여 넓은 시야의 이미지를 처리하는데, 렌즈의 광학 문제로 인해 이미지에 베럴 왜곡(barrel distortion)이 발생한다. 본 논문에서는 베럴 왜곡을 실시간 디지털 신호처리를 통해 보정하기 위한 낮은 복잡도의 프로세서 구조를 제시하고 이를 실제 구현하여 유효성을 검증하였다. 제안하는 왜곡 보정 프로세서는 하드웨어 복잡도를 낮추기 위해서, 좌표 위치 보정에 필요한 계산을 점증적(incremental)으로 수행한다. 또한, 높은 보정 속도를 달성하기 위해 파이프 라인 구조로 설계하였다. 설계된 보정 프로세서는 $0.11{\mu}m$ complementary metal-oxide semiconductor(CMOS) 공정을 사용하여 14.3K의 논리 게이트로 구현되었다. $2048{\times}2048$ 픽셀 영상에 대하여, 최대 314MHz의 동작 주파수로 초당 74.86번의 속도로 보정이 가능하다.

• Tribology and Lubricants
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• 제32권2호
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• pp.56-60
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• 2016

Sapphire has a high hardness and strength and chemical stability as a superior material. It is used mainly as a material for a semiconductor as well as LED. Recently, the cover glass industry used by a sapphire is getting a lot of attention. The sapphire substrate is manufactured through ingot sawing, lapping, diamond mechanical polishing (DMP) and chemical mechanical polishing (CMP) process. DMP is an important process to ensure the surface quality of several nm for CMP process as well as to determine the final form accuracy of the substrate. In DMP process, the material removal is achieved by using the mechanical energy of the relative motion to each other in the state that the diamond slurry is disposed between the sapphire substrate and the polishing platen. The polishing platen is one of the most important factors that determine the material removal characteristics in DMP. Especially, it is known that the geometric characteristics of the polishing platen affects the material removal amount and its distribution. This paper investigated the material removal characteristics and the effects of the polishing platen groove in sapphire DMP. The experiments were preliminarily carried out to evaluate the sapphire material removal characteristics according to process parameters such as pressure, relative velocity and so on. In the experiment, the monitoring apparatus was applied to analyze process phenomena in accordance with the processing conditions. From the experimental results, the correlation was analyzed among process parameters, polishing phenomena and the material removal characteristics. The material removal equation based on phenomenological factors could be derived. And the experiment was followed to investigate the effects of platen groove on material removal characteristics.

• 한국산학기술학회논문지
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• 제7권3호
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• pp.344-349
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• 2006

[ $60{\sim}70nm$ ] 급의 design rule을 가진 고집적 반도체 소자를 제작하려면, 트랜지스터 형성 이후의 공정에서 thermal budget을 줄이기 위하여 공정의 온도를 낮추는 것이 중요하다. 본 연구에서는 고온의 습식 산화막을 대체할 수 있는 저온의 LPCVD (Low-Pressure Chemical Vapor Deposition) $SiO_2$(LTO : Low-Temperature Oxide) 박막 증착공정을 제시하였으며, ONO (Oxide/Nitride/Oxide) 구조의 커패시터를 형성하여 증착된 LTO 박막의 전기적인 신뢰성을 평가하였다. LTO 박막은 5 MV/cm 이하의 전기장 영역에서는 고온의 습식 산화막과 크게 차이가 없는 누설전류 특성을 보였으나, 더 높은 전기장의 영역에서는 훨씬 더 우수함을 보여주었다.

• 센서학회지
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• 제23권5호
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• pp.332-336
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• 2014

In this paper, we propose a complementary metal oxide semiconductor (CMOS) binary image sensor with a gate/body-tied (GBT) PMOSFET-type photodetector for high-speed operation. The GBT photodetector of an active pixel sensor (APS) consists of a floating gate ($n^+$-polysilicon) tied to the body (n-well) of the PMOSFET. The p-n junction photodiode that is used in a conventional APS has a good dynamic range but low photosensitivity. On the other hand, a high-gain GBT photodetector has a high level of photosensitivity but a narrow dynamic range. In addition, the pixel size of the GBT photodetector APS is less than that of the conventional photodiode APS because of its use of a PMOSFET-type photodetector, enabling increased image resolution. A CMOS binary image sensor can be designed with simple circuits, as a complex analog to digital converter (ADC) is not required for binary processing. Because of this feature, the binary image sensor has low power consumption and high speed, with the ability to switch back and forth between a binary mode and an analog mode. The proposed CMOS binary image sensor was simulated and designed using a standard CMOS $0.18{\mu}m$ process.