• 한국재료학회지
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• 제3권5호
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• pp.443-450
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• 1993

실리콘이 주입된 CaAs 기판위에 플라즈마 화학 증착법으로 자기정렬 gate구조의 Schottky contact을 형성하였다. 갈륨비소 소자 제조를 위하여 두께 1600$\AA$의 턴스텐질화막을 $350^{\circ}C$에서 증착하여 $750^{\circ}C$에서 $900^{\circ}C$까지 급속 열처리 하였다. 텅스텐 질화막과 GaAs계면의 열적 안정성을 XRD(X-ray diffraction), PL(photoluminescence),ODLTS(optical deep livel transient spectroscopy)측정으로 조사하였으며, W보다 $W_{67}N_{33}$ gate를 형성시킬 경우에 GaAs에 미치는 열적손상이 적음을 알 수 있으며 이온 주입한 Si이온이 활성화 되는 것으로 생각된다. $W_{67}N_{33}$ GaAs 다이오드가 약 800-$900^{\circ}C$의 고온열처리 온도에서 W/GaAs 다이오드의 경우보다 열적 안정성이 우수하였다.

• Journal of the Korean Physical Society
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• 제73권9호
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• pp.1356-1361
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• 2018

Replacing conventional Si diodes with SiC diodes in Si insulated gate bipolar transistor (IGBT) modules is advantageous as it can reduce power losses significantly. Also, the fast switching nature of the SiC diode will allow Si IGBTs to operate at their full high-switching-speed potential, which at present conventional Si diodes cannot do. In this work, the electrical test results for Si-IGBT/4HSiC-Schottky hybrid substrates (hybrid SiC substrates) are presented. These substrates are built for two voltage ratings, 1.7 kV and 3.3 kV. Comparisons of the 1.7 kV and the 3.3 kV Si-IGBT/Si-diode substrates (Si substrates) at room temperature ($20^{\circ}C$, RT) and high temperature ($H125^{\circ}C$, HT) have shown that the switching losses in hybrid SiC substrates are miniscule as compared to those in Si substrates but necessary steps are required to mitigate the ringing observed in the current waveforms. Also, the effect of design variations on the electrical performance of 1.7 kV, 50 A diodes is reported here. These variations are made in the active and termination regions of the device.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권2호
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• pp.239-244
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• 2017

We experimentally investigate the physical mechanism for asymmetrical degradation in amorphous indium-gallium-zinc oxide (a-IGZO) thin-film transistors (TFTs) under simultaneous gate and drain bias stresses. The transfer curves exhibit an asymmetrical negative shift after the application of gate-to-source ($V_{GS}$) and drain-to-source ($V_{DS}$) bias stresses of ($V_{GS}=24V$, $V_{DS}=15.9V$) and ($V_{GS}=22V$, $V_{DS}=20V$), but the asymmetrical degradation is more significant after the bias stress ($V_{GS}$, $V_{DS}$) of (22 V, 20 V) nevertheless the vertical electric field at the source is higher under the bias stress ($V_{GS}$, $V_{DS}$) of (24 V, 15.9 V) than (22 V, 20 V). By using the modified external load resistance method, we extract the source contact resistance ($R_S$) and the voltage drop at $R_S$ ($V_{S,\;drop}$) in the fabricated a-IGZO TFT under both bias stresses. A significantly higher RS and $V_{S,\;drop}$ are extracted under the bias stress ($V_{GS}$, $V_{DS}$) of (22 V, 20V) than (24 V, 15.9 V), which implies that the high horizontal electric field across the source contact due to the large voltage drop at the reverse biased Schottky junction is the dominant physical mechanism causing the asymmetrical degradation of a-IGZO TFTs under simultaneous gate and drain bias stresses.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.789-790
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• 2013

기존 MOS (Metal-Oxide-Semiconductor) 소자의 게이트 산화막으로 사용된 $Er_2O_3/SiO_2$ 더블레이어 층은 낮은 누설전류와 높은 캐패시턴스를 갖는 장점을 가지고 있다. 본 논문에서는 이 더블레이어 층을 비휘발성 메모리 소자의 전하포획층으로 처음 적용하여 우수한 성능의 메모리 특성을 얻을 수 있었다. 소자를 제작하기 전에 EDISON Nanophysics 시뮬레이션을 통해 낮은 누설 전류값과 높은 캐패시턴스 값을 기준으로 하여 산화막 두께를 최적화하였다. 이 후, 최적화된 조건으로 금속실리사이드 소스/드레인, 10 um/ 10um의 채널 넓이/길이를 갖는 비휘발성 메모리 소자를 제작하였다. 그 결과, 11 V, 50 ms의 프로그램 특성, -11 V, 500 ms의 소거 특성 및 10년의 기억유지 특성, $10^4$의 내구성 특성을 얻을 수 있었다.

• ETRI Journal
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• 제38권2호
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• pp.244-251
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• 2016

In this paper, we investigate the electrical characteristics of two trench-gate-type super-barrier rectifiers (TSBRs) under different p-body implantation conditions (low and high). Also, design considerations for the TSBRs are discussed in this paper. The TSBRs' electrical properties depend strongly on their respective p-body implantation conditions. In the case of the TSBR with a low p-body implantation condition, it exhibits MOSFET-like properties, such as a low forward voltage ($V_F$) drop, high reverse leakage current, and a low peak reverse recovery current owing to a majority carrier operation. However, in the case of the TSBR with a high p-body implantation condition, it exhibits pn junction diode.like properties, such as a high $V_F$, low reverse leakage current, and high peak reverse recovery current owing to a minority carrier operation. As a result, the TSBR with a low p-body implantation condition is capable of operating as a MOSFET, and the TSBR with a high p-body implantation condition is capable of operating as either a pn junction diode or a MOSFET, but not both at the same time.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2008년도 제35회 하계학술대회 초록집
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• pp.144-145
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• 2008

• 한국진공학회:학술대회논문집
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• 한국진공학회 2007년도 제33회 하계학술대회 초록집
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• pp.307-307
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• 2007

• 대한전자공학회논문지
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• 제23권6호
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• pp.868-873
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• 1986

The Schottky barrier diode has been used as an element of the mixer inspite of its conversion loss. In this paper the use of a GaAs MESFET is shown as a device of mixer, and the conversion gain is obtained. Also, input matching circuits aredesigned by s-parameter and fabricated on a dielectric teflon epoxy fiber glass substrate. According to the results, the conversion gain is 9 dB at the signal frequency of 4 GHz and the intermediate frequency of 1.217GHz.

• 한국전자파학회논문지
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• 제15권3호
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• pp.258-264
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• 2004

본 논문에서는 40 ㎓ 대역 MMIC(Monolithic Microwave Intergrated Circuit) 이중평형 star 혼합기를 비아 공정이 있는 GaAs substrate(두께 4 mil)상에서 설계 및 제작, 측정하였다. 이중평형 star 혼합기를 구현하기 위해 발룬회로와 다이오드 설계가 필요했다. 발룬회로는 microstrip과 CPS(Coplanar Strip)를 이용하여 새로운 구조를 제안하여, 2 ㎓ 대역으로 주파수를 낮추어 새로운 구조의 발룬 성능을 PCB로 제작하여 확인한 바 있다. 이를 바탕으로 40 ㎓에서 MMIC 발룬을 설계하였다. 제안된 발룬은 비아 공정이 포함된 MMIC 회로에 적 합하며, 이중평형 혼합기 구현에 쉽게 적용 가능하다는 특징이 있다. 다이오드는 p-HEMT를 사용하는 밀리미터파 대역의 다른 MMIC 회로들과의 호환성을 고려하여, p-HEMT 공정을 기반으로 한 쇼트키 다이오드를 설계하였다. 이를 이용 제안한 발룬회로와 다이오드를 조합하여, 이중평형 star 혼합기를 구현하였다. 혼합기의 측정 결과 LO전력이 18 ㏈m일 때, 변환손실 약 30 ㏈를 얻었다. 이는 p-HEMT의 AlGaAs/InGaAs 층에 의한 다이오드 때문이며, p-HEMT구조에서 AlGaAs층을 식각하여 단일 접합 다이오드를 만들면 혼합기의 성능이 개선될 것으로 예상된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.307-307
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• 2014

정보화 시대로 접어들면서 동일한 공간에 더 많은 정보를 저장할 수 있고, 보다 빠른 동작이 가능한 비휘발성 메모리 소자에 대한 요구가 증가하고 있다. 하지만, 최근 비휘발성 메모리 소자 관련 연구보고에 따르면, 메모리 소자의 소형화 및 직접화 측면에서, 전하 저장을 기반으로 하는 기존의 Floating-Gate(FG) Flash 메모리는 20 nm 이하 공정에서 한계가 예측 되고 있다. 따라서, 이러한 FG Flash 메모리의 한계를 해결하기 위해, 기존에 FET 기반의 FG Flash 구조와 같은 3 terminal이 아닌, Diode와 같은 2 terminal로 동작이 가능한 ReRAM, PRAM, STT-MRAM, PoRAM 등 저항변화를 기반으로 하는 다양한 종류의 차세대 메모리 소자가 연구되고 있다. 그 중, 저항 변화 메모리(ReRAM)는 CMOS 공정 호환성, 3D 직접도, 낮은 소비전력과 빠른 동작 속도 등의 우수한 동작 특성을 가져 차세대 비휘발성 메모리로 주목을 받고 있다. 또한, 상하부 전극의 2 terminal 만으로 소자 구동이 가능하기 때문에 Passive Crossbar-Array(CBA)로 적용하여 플래시 메모리를 대체할 수 있는 유력한 차세대 메모리 소자이다. 하지만, 이를 현실화하기 위해서는 Passive CBA 구조에서 발생할 수 있는 Read Disturb 현상, 즉 Word-Line과 Bit-Line을 통해 선택된 소자를 제외하고 주변의 다른 소자를 통해 흐르는 Sneak Leakage Current(SLC)를 차단하여 소자의 메모리 State를 정확히 sensing하기 위한 연구가 선행 되어야 한다. 따라서, 현재 이러한 이슈를 해결하기 위해서, 많은 연구 그룹에서 Diodes, Threshold Switches와 같은 ReRAM에 Selector 소자를 추가하는 방법, 또는 Self-Rectifying 특성 및 CRS 특성을 보이는 ReRAM 구조를 제안 하여 SLC를 차단하고자 하는 연구가 시도 되고 있지만, 아직까지 기초연구 단계로서 아이디어에 대한 가능성 정도만 보고되고 있는 현실 이다. 이에 본 논문은 Passive CBA구조에서 발생하는 SLC를 해결하기 위한 새로운 아이디어로써, 본 연구 그룹에서 선행 연구로 확보된 안정적인 저항변화 물질인 SiN를 정류 특성을 가지는 n-Si/Ti 기반의 Schottky Diode와 결합함으로써 기존의 CBA 메모리의 Read 동작에서 발생하는 SLC를 차단 할 수 있는 1SD-1R 구조의 메모리 구조를 제작 하였으며, 본 연구 결과 기존에 문제가 되었던 SLC를 차단 할 수 있었다.