본 논문은 주파수 천이를 적용시킨 광무선(fiber-radio)시스템의 광링크부에 대한 성능분석을 한다. 제시된 광링크부는 CS(control station)에서 얻어진 밀리미터파 대역 광파일럿톤(optical pilot tone)이 하향링크뿐 아니라 상향링크에도 공급되도록 하여 BS(base station)의 구조를 간단히 하였다. 광파일럿톤을 얻기 위해 CS의 EOM(electro-optic modulator)을 MAB(maximum bias), MIB(minimum bias), QB(quadrature bias)로 바이어스를 달리할 수 있으며 각각의 경우에 따라 링크의 성능을 분석한다. 분석은 레이저 광원의 전력이 일정한 경우와 PD(photo detector)에 수신되는 광 DC 전력이 일정한 경우에 대해서 행하여지며 각 경우에 대해서 최적의 하향링크 CNR 및 상향링크 SFDR(spurious free dynamic range)을 얻기 위해 효과적인 바이어스 방식을 제시한다
본 논문에서는 진행파형 전계흡수 변조기 (TW-EAM: traveling-wave electroabsorption modulator)의 선형성을 분석하기 위한 새로운 모델을 제시한다. TW-EAM은 소자의 길이, 마이크로파 손실 (microwave loss, ML), 그리고 임피던스 부정합에 의한 내부반사(internal reflection, IR) 등이 소자의 선형성에 영향을 미친다. 소자의 길이의 증가는 혼변조 왜곡 (intermodulation distortion, IMD)이 최소가 되는 전원전압의 크기를 감소시킨다. ML의 증가는 3차 혼변조 왜곡 (third-order IMD, IMD3)의 감소와 동시에 출력신호의 전력도 감소시킨다. IR은 입력주파수의 파장과 소자의 길이에 따라 각기 다른 IMD 특성을 나타낸다. ML 또는 IR에 의한 SFDR (spurious-free dynamic-range)의 변화는 거의 없었으며, TW-EAM의 IR을 이용하면 ML에 의한 신호 전력의 감쇄를 보상해 줄 수 있음도 알 수 있었다. 결과적으로 50 GHz 대역의 RF-광통신용 TW-EAM은 길이가 0.8 mm이고 출력단의 임피던스 부정합을 이용하면서 최소의 손실을 가지는 구조가 적당함을 알 수 있었다.
본 논문에서는 polymerase chain reaction (PCR) 응용에 적합한 저잡음 CMOS 이미지 센서에 사용되는 컬럼-패러럴 analog-to-digital converter (ADC) 어레이를 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 CMOS 이미지 센서에 입사된 빛의 신호에 해당하는 픽셀 출력 전압을 디지털 신호로 변환시키는 컬럼-패러럴 ADC 어레이를 위해 하나의 픽셀 폭과 동일한 10㎛ 컬럼 폭 내에 2개의 스위치드 커패시터 적분기와 단일 비트 비교기로 구현하였다. 또한, 모든 컬럼의 모듈레이터를 동시에 구동하기 위한 주변 회로인 비중첩 클록 발생기 및 바이어스 회로를 구성하였다. 제안된 델타-시그마 모듈레이터는 110nm CMOS 공정으로 구현하였으며 12kHz 대역폭에 대해 418의 oversampling ratio (OSR)로 88.1dB의 signal-to-noise-and-distortion ratio (SNDR), 88.6dB의 spurious-free dynamic range (SFDR) 및 14.3비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 970×10 ㎛2 및 248㎼이다.
본 논문에서는 높은 해상도와 고속 신호 샘플링을 위해 병합 캐패시터 스위칭(merged-capacitor switching:MCS) 기법을 적용한 10b 120 MSample/s CMOS 파이프라인 A/D 변환기(analog-to- digital converter:ADC) 회로를 제안한다. 제안하는 ADC의 전체 구조는 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조를 사용하였고, MDAC(multiplying digital-to- analog converter)의 캐패시터 수를 50 %로 줄임으로써 해상도와 동작 속도를 동시에 크게 향상시킬 수 있는 MCS 기법을 적용하였다. 제안하는 ADC는 0.25 um double-poly five-metal n-well CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 ${\pm}$0.40 LSB, ${\pm}$0.48 LSB 수준을 보여준다. 100 MHz와 120 MHz 샘플링 주파수에서 각각 58 dB와 53 dB의 SNDR(signal-to-noise-and-distortion ratio)을 얻을 수 있었고, 100 MHz 샘플링 주파수에서 입력 주파수가 나이퀴스트(Nyquist) 입력인 50 MHz까지 증가하는 동안 54 dB 이상의 SNDR과 68 dB 이상의 SFDR(spurious-free dynamic range)을 유지하였다. 입출력단의 패드를 제외한 칩 면적은 3.6 $mm^2$(= 1.8 mm ${\times}$ 2.0 mm)이며, 최대 동작 주파수인 120 MHz 클럭에서 측정된 전력 소모는 208 mW이다.
JSTS:Journal of Semiconductor Technology and Science
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제11권4호
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pp.309-317
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2011
This paper describes a baseband analog (BBA) chain for wireless local area network (WLAN) applications. For the given specifications of the receiver BBA chain, the optimum allocation of the gain and filter rejection of each block in a BBA chain is achieved to maximize the SFDR. The fully integrated BBA chain is fabricated in 0.13 ${\mu}m$ CMOS technology. An input-referred third-order intercept point (IIP3) of 22.9 dBm at a gain of 0.5 dB and an input-referred noise voltage (IRN) of 32.2 nV/${\surd}$Hz at a gain of 63.3 dB are obtained. By optimizing the allocation of the gain and filter rejection using the proposed design methodology, an excellent SFDR performance of 63.9 dB is achieved with a power consumption of 12 mW.
This paper discusses the design of a sample-and -hold amplifier(SHA) that has a 12-bit resolution with a 100 MS/s speed. The sample-and-hold amplifier uses the open-loop architecture with hold-mode feedthrough cancellation for high accuracy and high sampling speed. The designed SHA is composed of input buffer, sampling switch, and output buffer with additional amplifier for offset cancellation Hard Ware. The input buffer is implemented with folded-cascode type operational transconductance Amplifier(OTA), and sampling switch is implemented with switched source follower(SSF). A spurious free dynamic range (SFDR) of this circuit is 72.6 dB al 100 MS/s. Input signal dynamic range is 1 Vpp differential. Power consumption is 65 ㎽.
In this paper, we compared the performances of the Right Handed Transmission Line (RHTL) and the Left Handed Transmission Line (LHTL) phase shifters as a frequency translator. Unlike other phase shifters, both phase shifters show a $0^{\circ}-360^{\circ}$ phase variation for a broadband frequency and compact in size which are ideal to use as a frequency translator. For the performance comparison, we fabricated both a RHTL and a LHTL phase shifter to cover 1.5 GHz - 2.4 GHz range with the whole $360^{\circ}$ phase variation. For the frequency range, a LHTL based frequency translator showed a much better performance whose Spurious Free Dynamic Range (SFDR) is 4dB - 17dB higher than the RHTL based frequency translator when the sawtooth modulation freqncy is 11 kHz. This is due to the linear phase-voltage variation of LHTL phase shifter. Furthermore, the LHTL phase shifter shows a less insertion loss and a insertion loss variation than the RHTL phase shifter. Overall, the LHTL based frequency translator outperformed RHTL based freqency translator.
아날로그 광전송 시스템의 성능평가에 있어 광송신기의 선형성은 매우 중요한 파라미터이다. 본 논문에서는 피드포워드 보상회로를 적용한 광송신기에서 180도 하이브리드 커플러를 사용하여 위상천이기의 좁은 주파수 반응으로 인해 제한되었던 보상 대역폭을 확장한 새로운 방식의 광대역 아날로그 광송신기 특성에 대해 보고한다. 3차 혼변조 왜곡신호의 크기가 10 dB 이상 감소되는 보상 대역폭이 1.6 GHz를 중심으로 약 200 MHz 까지 확장됨을 확인하였다. 보상기법을 적용한 회로의 대역폭 측정은 네트워크 분석기를 활용하여 효율적으로 수행하였으며, 측정결과를 통해 그 효용성을 입증하였다. 디지털용으로 사용되는 저가의 레이저 다이오드를 사용하여 SFDR (Spurious-Free Dynamic Range)이 약 6 dB/Hz 개선됨을 실험적으로 확인하여 본 연구의 유효성을 검증하였다.
본 연구에서는 VDES RF 수신기의 구조를 단순화하는 방법과 이 구조에서 국제 표준을 준수하기 위한 수신기의 이득 제어 방법을 설명하였다. 수신기의 원하는 신호와 원하지 않는 신호의 입력 레벨을 정의하고, 두 신호가 입력되면 수신기 출력에서 ADC의 포화 상태를 확인하였다. 회로 시뮬레이터에 의한 시뮬레이션 결과, 인접 채널 간섭비, 상호 변조, 차단 레벨에 대해 수신기의 출력 전력이 ADC의 SFDR 영역에 있는 것을 만족하였다. 본 연구를 통해 제안된 RF 수신기의 구조가 국제표준에 부합함을 알 수 있었다.
A fast scan digital-IF FFT receiver at the radio communication band is presented for spectrum monitoring applications. It is composed of three parts: RF front-end, fast LO board, and signal processing board. It has about 19GHz/s scan rate, multi frequency resolution from 10kHz to 2.5kHz, and high sensitivity of below -99dBm. The design and performance analysis of the digital-IF FFT receiver are presented.
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[게시일 2004년 10월 1일]
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