• ETRI Journal
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• 제19권4호
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• pp.402-413
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• 1997

A CMOS device which has an extended heavily-doped amorphous silicon source/drain layer on the field oxide and an amorphous silicon local interconnection (ASLI) layer in the self-aligned source/drain region has been studied. The ASLI layer has some important roles of the local interconnections from the extended source/drain to the bulk source/drain and the path of the dopant diffusion sources to the bulk. The junction depth and the area of the source/drain can be controlled easily by the ASLI layer thickness. The device in this paper not only has very small area of source/drain junctions, but has very shallow junction depths than those of the conventional CMOS device. An operating speed, however, is enhanced significantly compared with the conventional ones, because the junction capacitance of the source/drain is reduced remarkably due to the very small area of source/drain junctions. For a 71-stage unloaded CMOS ring oscillator, 128 ps/gate has been obtained at power supply voltage of 3.3V. Utilizing this proposed structure, a buried channel PMOS device for the deep submicron regime, known to be difficult to implement, can be fabricated easily.

• 전자공학회논문지 IE
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• 제48권3호
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• pp.1-9
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• 2011

본 연구는 submicrometer CMOS 인버터의 신호 전달 지연에 대한 모사로서 출력 전류 파형을 삼각형 모양으로 근사하고 두 개의 실험적 변수를 사용하여 구현 하였다. 본 모사의 결과는 HSPICE 결과와 매우 부합된 결과를 보인다. 모델의 시뮬레이션 결과 인버터 지연 값과 jitter의 최대 오류치는 각각 0.6%와 2.8% 이하의 결과를 보인다. 앞선 연구자들의 결과와 비교해 볼 때 본 연구의 모사는 작은 동작 전압에서 더 나은 결과를 보이는 특성을 가지고 있다. 이러한 모사의 결과를 실험적으로 증명하기 위해 인버터 체인을 제작 하였고 인버터 지연과 jitter 특성을 평가하였다. 제작된 시료의 결과는 새로운 모델과 매우 근사한 값을 보인다.

• 전자공학회논문지 IE
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• 제45권4호
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• pp.1-6
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• 2008

본 연구에서는 MB-OFDM UWB 응용을 위하여 복잡도를 낮추고 전력소모를 줄인 고속 스위칭 주파수 합성기를 다룬다. 제안된 구조는 밴드 그룹 1 주파수를 생성하기 위하여 3960 MHZ LC VCO, 528 MHz 링 오실레이터, 수동 믹서 및 LC-조정 Q-향상 BPF를 사용한다. 인접 채널 제거비는 3432 MHz 신호에서 -40 dBc 이하, 그리고 4488 MHz 신호에서 -44 dBc 이하의 특성을 확인하였다. 요구되는 출력 신호를 얻기 위하여 SCL 구조의 고속 스위칭 MUX를 사용하여 2.2 ns 이하의 밴드 스위칭 시간을 얻었다. 전체 전력 소모는 1.8 V 전원을 사용하여 47.9 mW이다.

• 한국전자통신학회논문지
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• 제13권5호
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• pp.931-936
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• 2018

주파수 가변형 헤어핀공진기를 이용하여 동작감지용 x-band 레이더를 설계하였다. 제안한 도플러 레이더센서는 바렉터 다이오드를 이용한 헤어핀 공진기를 발진기에 적용하여 발진주파수를 가변할 수 있으며 송수신 겸용 안테나를 이용해서 하나의 안테나로 신호를 송신하고 수신함으로써 사이즈도 줄일 수 있다. 제작된 도플러 레이더센서는 $30{\times}24mm$로 제작되었고, 측정결과 10.52GHz에서 발진하였으며, 물체의 속도에 따라 펄스폭의 차이가 발생하는 것을 확인하였다. 측정된 결과를 이용하여 동작감지용 레이더로 충분히 활용 가능함을 확인하였다.

• 전기학회논문지
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• 제60권2호
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• pp.451-454
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• 2011

In this paper, a wideband clock generator using novel Automatic frequency calibration(AFC) scheme is proposed. Wideband clock generator using AFC has the advantage of small VCO gain and wide frequency band. The conventional AFC compares whether the feedback frequency is faster or slower then the reference frequency. However, the proposed AFC can detect frequency difference between reference frequency with feedback frequency. So it can be reduced an operation time than conventional methods AFC. Conventional AFC goes to the initial code if the frequency step changed. This AFC, on the other hand, can a prior state code so it can approach a fast operation. In simulation results, the proposed clock generator is designed for DisplayPort using the CMOS ring-VCO. The VCO tuning range is 350MHz, and a VCO frequency is 270MHz. The lock time of clock generator is less then 3us at input reference frequency, 67.5MHz. The phase noise is -109dBC/Hz at 1MHz offset from the center frequency. and power consumption is 10.1mW at 1.8V supply and layout area is $0.384mm^2$.

• 한국전자파학회논문지
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• 제20권12호
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• pp.1325-1332
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• 2009

본 논문에서는 인체의 호흡 및 심박수 측정을 위해 2.4 GHz에서 동작하는 바이오 레이더 시스템의 소형화 및 성능 개선 방안으로서 하나의 원형 편파 안테나와 PLL 회로를 갖는 시스템을 설계하고 그 측정 결과를 제시 하였다. 제작된 바이오 레이더는 $90^{\circ}$ 하이브리드를 이용하여 원형 편파 특성과 송수신 격리 특성을 갖는 마이크 로스트립 안테나, 저잡음 증폭기, 전력 증폭기, 위상 고정 루프를 갖는 전압 제어 발진기, 직교 복조기 및 아날로그 회로로 구성된다. 특히, 단일 원형 편파 안테나를 소형화하기 위하여 annular-ring 형태의 마이크로스트립 안 테나를 송수신 회로와 적층함으로써, $40\times40mm^2$의 크기로 소형화할 수 있었다. 또한, 누설 송신 신호에 인한 수신부의 위상 잡음의 영향을 최소화하기 위하여 PLL 회로를 채용함으로써, 개선된 신호대 잡음비 성능을 갖도록 하였다. 설계된 바이오 레이더 시스템은 특별한 신호 처리 없이 50 cm 떨어진 사람의 호흡 및 심박수를 측정할 수 있음을 확인하였다.

• ETRI Journal
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• 제26권6호
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• pp.575-582
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• 2004

Fully-depleted silicon-on-insulator (FD-SOI) devices with a 15 nm SOI layer thickness and 60 nm gate lengths for analog applications have been investigated. The Si selective epitaxial growth (SEG) process was well optimized. Both the single- raised (SR) and double-raised (DR) source/drain (S/D) processes have been studied to reduce parasitic series resistance and improve device performance. For the DR S/D process, the saturation currents of both NMOS and PMOS are improved by 8 and 18%, respectively, compared with the SR S/D process. The self-heating effect is evaluated for both body contact and body floating SOI devices. The body contact transistor shows a reduced self-heating ratio, compared with the body floating transistor. The static noise margin of an SOI device with a $1.1\;{\mu}m^2$ 6T-SRAM cell is 190 mV, and the ring oscillator speed is improved by 25 % compared with bulk devices. The DR S/D process shows a higher open loop voltage gain than the SR S/D process. A 15 nm ultra-thin body (UTB) SOI device with a DR S/D process shows the same level of noise characteristics at both the body contact and body floating transistors. Also, we observed that noise characteristics of a 15 nm UTB SOI device are comparable to those of bulk Si devices.

• 전자공학회논문지
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• 제50권4호
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• pp.35-42
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• 2013

본 논문에서는 3차원 소자 시뮬레이터인 Sentaurus를 사용하여, spacer 및 selective epitaxial growth (SEG) 구조 등 공정적 요소를 고려한 22 nm 급 FinFET 구조에서 레이아웃에 따른 DC 및 AC 특성을 추출하여 아날로그 성능을 평가하고 개선방법을 제안한다. Fin이 1개인 FinFET에서 spacer 및 SEG 구조를 고려할 경우 구동전류는 증가하지만 아날로그 성능지표인 unity gain frequency는 total gate capacitance가 dominant하게 영향을 주기 때문에 동작 전압 영역에서 약 19.4 % 저하되는 것을 알 수 있었다. 구동전류가 큰 소자인 multi-fin FinFET에서 공정적 요소를 고려하지 않을 경우, 1-finger 구조를 2-finger로 바꾸면 아날로그 성능이 약 10 % 정도 개선되는 것으로 보이나, 공정적 요소를 고려 할 경우 multi-finger 구조의 게이트 연결방식을 최적화 및 gate 구조를 최적화 해야만 이상적인 아날로그 성능을 얻을 수 있다.

• 한국전자파학회논문지
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• 제26권10호
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• pp.907-913
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• 2015

본 논문은 회로 시뮬레이션과 전자기 시뮬레이션을 병행하여 디지털 스위칭 회로가 실장된 PCB 상의 근접 자계 분포를 예측하는 방법을 제시한다. 제안 방법은 스위칭 회로의 신호 및 전원 포트를 정현 전원으로 구동하여 규격화된 근접 자계 분포를 구하고, 이 결과를 실제 스위칭 회로에 의한 전류의 주파수 스펙트럼으로 가중하여 근접 자계를 예측한다. 예측 방법론을 검증하기 위해 링 발진기와 출력 버퍼로 구성된 스위칭 집적 회로를 제작하고, 칩-온-보드(Chip On Board, 칩-온-보드) 형태로 평가하였다. 자계 프로브를 이용하여 PCB상에서 표면 자계 분포를 측정하였으며, 시뮬레이션 결과와 비교하였다. 측정 결과와 시뮬레이션 계산 결과는 5차 하모닉 주파수까지 10 dB 이내로 일치함을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.28-33
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• 2006

본 논문은 시리얼 링크를 위한 레퍼런스 클록이 없고 4x 오버샘플링 방식의 위상 및 주파수 검출기 구조를 갖는 하프 레이트 클록 및 데이터 복원 회로를 제안하였다. 위상 검출기는 4개의 업/다운 신호를 생성함으로써 위상 에러를 검출하고, 주파수 검출기는 위상 검출기 출력에 의해 만들어진 업/다운 신호를 이용하여 주파수 에러를 검출한다. 그리고 위상 검출기와 주파수 검출기의 여섯 개 신호는 전하 펌프로 흘러 들어가는 전류의 양을 조절한다. 네 개의 차동 버퍼로 구성된 VCO는 4x 오배샘플링을 위한 8개의 클록을 생성한다. 0.18um CMOS 공정을 사용하였고, 실험 결과 제안된 회로는 3.125Gbps의 속도로 클록과 데이터를 복원해 낼 수 있었다. 제안된 구조의 PD와 FD를 사용하여 24%의 넓은 트래킹 주파수 범위를 가진다. 측정된 클록의 지터(p-p)는 약 14ps였다. CDR은 1.8v의 단일 전원 공급기를 사용하였고, 전력소모는 약 140mW이다.